參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 874/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iXPeRiPheRaLMoDuLes7(usB):usBFunCtionContRoLLeR(usB)
s1C33L17teChniCaLManuaL
ePson
iX-1-75
IX
USB
0x300943:ePdControl(ePdControl)
name
address
Registername
Bit
setting
init. R/W
Remarks
D7
D6
D5
D4
D3
D2
D1
D0
0
R/W
R
W
R/W
0 when being read.
00300943
(B)
ePdControl
(ePdcontrol)
autoForcenaK
enshortPkt
DisaF_naK_short
togglestat
toggleset
toggleClr
ForcenaK
ForcestaLL
Togglesequencebit
1 AutoforceNAK
0 Donothing
1 Enableshortpacket
0 Donothing
1 Disableautoforce
0 AutoforceNAKshort
1 Settogglesequencebit
0 Donothing
1 Cleartogglesequencebit
0 Donothing
1 ForceNAK
0 Donothing
1 ForceSTALL
0 Donothing
This register sets operations of the endpoint EPd.
D7
autoForcenaK
Sets the ForceNAK bit of this register to 1 when the transaction of the endpoint EPd completes
normally.
D6
enshortPkt
Setting this bit to 1 enables to send the data within the FIFO that is less than the quantity specified
for the MaxPacketSize, as a short packet for the IN transaction of the endpoint EPd. When the IN
transaction that transmitted short packets completes, this bit is automatically set to 0 (to be cleared).
When a packet of the max packet size is transmitted, this bit is not cleared.
If this bit is set to 1 when the FIFO has no data, a zero-length packet can be transmitted for the IN token
from the host. If the data is written into the FIFO that is in the transmission process with the packet to
which this bit is set, that data may be included in transmission. Therefore, do not write into the FIFO
until the packet transmission completes and this bit is cleared.
D5
DisaF_naK_short
When this bit is set to 0 (default setting) and the packet that was received at normal completion time of
the OUT transaction is a short packet, the ForceNAK bit is automatically set to 1. When this bit is set to
1, this function is disabled.
When the AutoForceNAK bit is set to 1, the AutoForceNAK bit has a priority.
D4
togglestat
Shows the status of the toggle sequence bit of the endpoint EPd.
D3
toggleset
Set the toggle sequence bit of the endpoint EPd to 1.
D2
toggleClr
Set the toggle sequence bit of the endpoint EPd to 0 (to be cleared).
D1
ForcenaK
If this bit is set to 1, the NAK response is done for the transaction of the endpoint EPd regardless of the
FIFO data quantity and space capacity.
When a transaction has been being done for a certain period of time, the setting of this bit will be
enabled from the next transaction.
D0
ForcestaLL
If this bit is set to 1, the STALL response is done for the transaction of the endpoint EPd. This bit has a
priority over the setting of the ForceNAK bit.
When a transaction has been being done for a certain period of time, the setting of this bit will be
enabled from the next transaction.
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