參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 280/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iiiPeriPheraLModuLes1(systeM):interruPtControLLer(itC)
iii-2-2
ePson
s1C33L17teChniCaLManuaL
idMa
Ch.
–
23
24
–
25
26
–
27
–
28
29
30
31
–
33
–
34
35
–
36
37
–
38
39
40
41
42
43
44
45
–
46
–
48
–
Priority
High
↑
↓
Low
Vectornumber
(hexaddress)
56(Base+E0)
57(Base+E4)
58(Base+E8)
59
60(Base+F0)
61(Base+F4)
62(Base+F8)
63(Base+FC)
64(Base+100)
65(Base+104)
66–67
68(Base+110)
69(Base+114)
70(Base+118)
71(Base+11C)
72(Base+120)
73(Base+124)
74–75
76(Base+130)
77(Base+134)
78(Base+138)
79–80
81(Base+144)
82(Base+148)
83
84(Base+150)
85(Base+154)
86(Base+158)
87(Base+15C)
88(Base+160)
89(Base+164)
90(Base+168)
91(Base+16C)
92–93
94(Base+178)
95–97
98(Base+188)
99–107
exception/interruptname
(peripheralcircuit)
SerialinterfaceCh.0
reserved
SerialinterfaceCh.1
A/Dconverter
RTC
reserved
Portinputinterrupt4
Portinputinterrupt5
Portinputinterrupt6
Portinputinterrupt7
reserved
LCDC
reserved
SerialinterfaceCh.2
reserved
SPI
reserved
Portinputinterrupt8
SPI
Portinputinterrupt9
USBPDREQ
Portinputinterrupt10
USB
Portinputinterrupt11
Portinputinterrupt12
Portinputinterrupt13
Portinputinterrupt14
Portinputinterrupt15
reserved
I2SOutputCh.Interrupt
reserved
I2SInputCh.Interrupt
reserved
Causeofexception/interrupt
Receiveerror
Receivebufferfull
Transmitbufferempty
–
Receiveerror
Receivebufferfull
Transmitbufferempty
Resultoutofrange(upper-limitandlower-limit)
Endofconversion
1/64second,1second,1minuet,or1hour
countup
–
Edge(risingorfalling)orlevel(HighorLow)
–
Endofframe
–
Receiveerror
Receivebufferfull
Transmitbufferempty
–
ReceiveDMArequest
TransmitDMArequest
–
Edge(risingorfalling)orlevel(HighorLow)
SPIinterrupt(D[1:0]/0x3003C4=0x10)
Edge(risingorfalling)orlevel(HighorLow)
USBDMArequest(D[3:2]/0x3003C4=0x10)
Edge(risingorfalling)orlevel(HighorLow)
USBinterrupt(D[5:4]/0x3003C4=0x10)
Edge(risingorfalling)orlevel(HighorLow)
–
I2SOutputFIFOemptyInterrupt
–
I2SInputFIFOFullInterrupt
–
IDMACh.19–22,32,47–53arereserved.
Contentsoftable
“Vector number (Address)” indicates the trap table's vector number. The numerals in parentheses show an
offset (in bytes) from the starting address (Base) of the trap table. The starting address (Base) of the trap table
by default is the boot address, 0xC00000 set at an initial reset. This address can be changed using the TTBR
register.
“Exception/interrupt name (peripheral circuit)” indicates that interrupt levels can be programmed for each
peripheral circuit written.
“Cause of exception/interrupt” indicates the cause of the interrupt occurring in each interrupt system.
“IDMA Ch.” indicates that a cause of interrupt which has a numeric value in this column can start up the
intelligent DMA (IDMA) to transfer data when a cause of interrupt occurs. The numeric value indicates the
IDMA's channel number. Causes of interrupt that do not have a numeric value here cannot start up the IDMA.
“Priority” indicates the priority of interrupts in cases when all interrupt systems are set to the same interrupt
level. If two or more causes of interrupt occur simultaneously, interrupt requests are accepted in order of highest
priority. Interrupt priority varies depending on the interrupt levels set in each interrupt system. However, the
priorities of causes of interrupt in the same interrupt system are fixed in the order that they are written here.
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S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
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