參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁(yè)數(shù)： 487/1026頁(yè)
文件大小： 12570K
代理商： S1C33L17B00E100
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): GeneRaL-PuRPose seRiaL inteRFaCe (eFsio)
V-1-14
ePson
s1C33L17 teChniCaL ManuaL
The following describes a receive operation in the master and slave modes.
Clock-synchronized master mode
Figure V.1.3.3.3 shows a receive timing chart in the clock-synchronized master mode.
A First data is read.
Receive-buffer full interrupt request
(FIFOINTx[1:0] = 2)
Overrun error
interrupt request
#SCLKx
SINx
Receive data buffer
RXDxNUM[1:0]
RDBFx
#SRDYx
(SRDYCTLx = 0)
data 1
D0 D1 D6 D7
data 2
D0 D1 D6 D7
data 3
D0 D1 D6 D7
data 4
D0 D1 D6 D7
data 5
D0 D1 D6 D7
data 6
D0 D1 D6 D7
A
data 1
1, 2
2, 3, 4, 5
2, 3, 4
1, 2, 3
2, 3
1
3
2
1
0
Figure V.1.3.3.3 Receive Timing Chart in Clock-Synchronized Master Mode
1. If the #SRDYx signal from the slave is on a high level, the master waits until it turns to a low level (ready to
receive).
2. If #SRDYx is on a low level, synchronizing clock input to the serial interface begins. The synchronizing
clock is also output from the #SCLKx pin to the slave device.
3. The slave device outputs each bit of data synchronously with the falling edges of the clock. The LSB is out-
put first.
4. This serial interface takes the SINx input into the shift register at the rising edges of the clock. The data in
the shift register is sequentially shifted as bits are taken in. This operation is repeated until the MSB of data
is received.
5. When the MSB is taken in, the data in the shift register is transferred to the receive data buffer, enabling the
data to be read out.
Clock-synchronized slave mode
Figure V.1.3.3.4 shows a receive timing chart in the clock-synchronized slave mode.
A Data (1 byte ) is read.
Receive-buffer full interrupt request
(FIFOINTx[1:0] = 2)
Overrun error
interrupt request
#SCLKx
SINx
Receive data buffer
RXDxNUM[1:0]
RDBFx
#SRDYx
(SRDYCTLx = 0)
data 1
D0 D1 D6 D7
data 2
D0 D1 D6 D7
data 3
D0 D1 D6 D7
data 4
D0 D1 D6 D7
data 5
D0 D1 D6 D7
data 6
D0 D1 D6 D7
data 1
1, 2
2, 3, 4, 5
2, 3, 4
1, 2, 3
2, 3
1
3
2
1
0
A
Figure V.1.3.3.4 Receive Timing Chart in Clock-Synchronized Slave Mode
1. After setting the #SRDYx signal to a low level (ready to receive), the slave waits for clock input from the
master.
2. The master device outputs each bit of data synchronously with the falling edges of the clock. The LSB is
output first.
3. This serial interface takes the SINx input into the shift register at the rising edges of the clock that is input
from #SCLKx. The data in the shift register is sequentially shifted as bits are taken in. This operation is re-
peated until the MSB of data is received.
4. When the MSB is taken in, the data in the shift register is transferred to the receive data buffer, enabling the
data to be read out.
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PDF描述
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