參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 163/1026頁
文件大小： 12570K
代理商： S1C33L17B00E100
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iiBusModuLes:sRaMContRoLLeR(sRaMC)
ii-3-6
ePson
s1C33L17teChniCaLManuaL
#Ce4/#Ce11setuptime
Normally a #CE signal is asserted one BCLK clock cycle before the read/write signal becomes active.
For the #CE4 and #CE11 signals, this setup time can be removed to assert the #CE and read/write signals
simultaneously. Set CExSTUP (D1, D2/0x301500) to 1 to remove the #CE setup time.
Ce4stuP:#CE4SetupTimeSelectBitintheBCLKandSetupTimeControlRegister(D1/0x301500)
Ce11stuP:#CE11SetupTimeSelectBitintheBCLKandSetupTimeControlRegister(D2/0x301500)
At initial reset, #CE4 and #CE11 signals are configured with one BCLK setup time.
For the bus cycle operations with or without a setup time, see Section II.3.6, “Bus Access Timing Chart.”
#Ce9outputdisabletime
In cases when a device having a long output disable time is connected, if a read cycle for that device is followed
in the next access, contention for the data bus may occur. (Due to the fact the read device's data bus is not
placed in the high-impedance state.) The output disable time is provided to prevent such a data bus contention.
This is accomplished by inserting a specified number of output disable cycles between a read cycle and the
next bus operation. However, this setting is effective only for the #CE9 area. The output disable time affects bus
control signals such as #RD and #WRL/#WRH.
Check the specifications of the device to be connected before setting the output disable time.
Use CE9HOLD[2:0] (D[6:4]/0x301500) to set the #CE9 output disable time.
Ce9hoLd[2:0]:#CE9OutputDisableTimeSetupBitsintheBCLKandSetupTimeControlRegister
(D[6:4]/0x301500)
TableII.3.3.2.5Settingthe#CE9OutputDisableTime
Ce9hoLd2
1
0
outputdisablecycles
7cycles
6cycles
5cycles
4cycles
3cycles
2cycles
1cycle
None
Ce9hoLd1
1
0
1
0
Ce9hoLd0
1
0
1
0
1
0
1
0
At initial reset, the disable delay time is initialized to “None” (0 cycles).
The following shows the conditions under which the output disable cycle is inserted.
The output disable cycle is always inserted during read access.
For read access where data size > device size, the output disable cycle is only inserted during the last access.
No output disable cycle is inserted during write access.
No output disable cycle is inserted during consecutive accesses to the same area.
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