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參數(shù)資料
| 型號： | S1C33L17B00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PBGA180 |
| 封裝： | 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180 |
| 文件頁數(shù)： | 18/1026頁 |
| 文件大小： | 12570K |
| 代理商： | S1C33L17B00E100 |
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aPPendix e suMMaRY oF PReCautions
s1C33L17 teChniCaL ManuaL
ePson
aP-e-1
AP
Notes
Appendix E Summary of Precautions
Memory
The areas listed below are reserved for debugging or system use. Do not access these areas from the user
program or the debugger during debugging.
- Area 0, addresses 0x0 to 0xF (when the debug monitor is used)
- Area 1 (reserved for system)
- Area 2 (reserved for debugging)
- Area 3, addresses 0x84700 to 0x847FF and 0x90000 to 0xFFFFF (reserved for debugging/system)
high-speed dMa (hsdMa)
When setting the transfer conditions, always make sure the DMA controller is inactive (HSx_EN (D0/
0x30112C + 0x10x) = 0).
* hsx_en: Ch.x Enable Bit in the HSDMA Ch.x Enable Register (D0/0x30112C + 0x10x)
After an initial reset, the cause-of-interrupt flag (FHDMx (Dx/0x300281)) becomes indeterminate. Always be
sure to reset the flag to prevent interrupts or IDMA requests from being generated inadvertently.
* FhdMx: HSDMA Ch.x Cause-of-Interrupt Flag in the DMA Interrupt Cause Flag Register (Dx/0x300281)
To prevent an interrupt from being generated repeatedly for the same source, be sure to reset the cause-of-
interrupt flag before setting up the PSR again or executing the reti instruction.
HSDMA is given higher priority over IDMA (intelligent DMA) and the CPU. However, since HSDMA and
IDMA share the same circuit, HSDMA cannot gain the bus ownership while an IDMA transfer is under way.
Requests for HSDMA invocation that have occurred during an IDMA transfer are kept pending until the
IDMA transfer is completed.
A request for IDMA invocation or an interrupt request that has occurred during a HSDMA transfer are
accepted after completion of the HSDMA transfer.
In dual-address mode, A0RAM (area 0), Specific ROM (area 1), and IVRAM (area 0) cannot be specified
as the source or destination for DMA transfer. While IVRAM (area 3), DST RAM (area 3) and the internal
peripheral I/O registers (area 6) can be used for dual-address transfer.
In single-address mode, A0RAM (area 0), Specific ROM (area 1), area 2, IVRAM (area 0 or area 3), DST
RAM (area 3) and the internal peripheral I/O registers (area 6) cannot be used for DMA transfer.
Single-address mode does not allow data transfer between memory devices. An external logic circuit is
required to perform single-address transfer between memory devices.
Single-address mode does not support the external memory area that is configured for SDRAM.
Be sure to disable the HSDMA before setting the chip in SLEEP mode (executing the slp instruction). HALT
mode can be set even if the HSDMA is enabled.
intelligent dMa (idMa)
The control information must be placed in DST RAM (area 3) or an external RAM. Area 0 (A0RAM) and
area 2 cannot be used for IDMA transfer and storing control information.
The address you set in the IDMA base address registers must always be 4-word units boundary address.
Be sure to disable DMA transfers (IDMAEN (D0/0x301105) = 0) before setting the base address. Writing to
the IDMA base address register is ignored when the DMA transfer is enabled (IDMAEN (D0/0x301105) = 1).
When the register is read, the read data is indeterminate.
* idMaen: IDMA Enable Bit in the IDMA Enable Register (D0/0x301105)
Do not start an IDMA transfer and change the IDMA channel number simultaneously. When setting
DCHN[6:0] (D[6:0]/0x301104), write 0 to DSTART (D7/0x301104).
* dChn[6:0]: IDMA Channel Number Set-up Bits in the IDMA Start Register (D[6:0]/0x301104)
* dstaRt: IDMA Start Control Bit in the IDMA Start Register (D7/0x301104)
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