參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 632/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): i2s inteRFaCe (i2s)
s1C33L17 teChniCaL ManuaL
ePson
V-4-37
V
I2S
When this bit =0, the DMA request signal is asserted when the receive FIFO becomes not empty. This
signal will invoke HSDMA Ch.2 to read 32-bits L and R data from the I2S receive FIFO.
Register Value
16-bit resolution
24-bit resolution
1’b0 (Single channel)
HSDMA Setting:
a) Transfer data size: 32-bits (Word)
b) Transfer count for initialization: >=4
c) Transfer count in DMA interrupt
routine: no limit
d) Destination address: 0x301C20
HSDMA Setting:
a) Transfer data size: 32-bits (Word)
b) Transfer count for initialization: >=8
c) Transfer count in DMA interrupt
routine: must be an even value
d) Destination address: 0x301C20
1’b1 (Dual channels)
HSDMA Setting:
a) Transfer data size: 16-bits (Half-
word)
b) Transfer count for initialization: >=4
c) Transfer count in DMA interrupt
routine: no limit
d) Destination address: 0x301C20 and
0x301C22.
HSDMA Setting:
a) Transfer data size: 32-bits (Word)
b) Transfer count for initialization: >=4
c) Transfer count in DMA interrupt
routine: no limit
d) Destination address: 0x301C20
D4
i2sinten1: i2s Ch.1 interrupt enable Bit
Enables/disables I2S CH.1 interrupt caused by receive FIFO full.
1 (R/W): Enable
0 (R/W): Disable (default)
When I2SINTEN1 is set to 1, I2S CH.1 (FIFO full) interrupt requests to the ITC are enabled. A FIFO
full interrupt request occurs according to the interrupt mode set with I2SINTMD1[1:0] (D[7:6]).
When I2SINTEN1 is set to 0, I2S CH.1 interrupts will not be generated.
D[3:2]
i2sintMD0[1:0]: i2s Ch.0 interrupt Mode select Bits
Selects the interrupt mode for I2S CH.0.
Table V.4.8.10 Selecting I2S CH.0 Interrupt Mode
i2sintMD0[1:0]
interrupt mode
0x3
Reserved
0x2
One empty interrupt mode
0x1
Whole empty interrupt mode
0x0
Half empty interrupt mode
(Default: 0x0)
Whole empty interrupt mode
While audio data is being output in this mode, the I2S CH.0 generates an interrupt after all data (four
stereo data) has been read out from the FIFO to transmit. In other words, the FIFO is empty when
an interrupt occurs. Therefore, the application program needs to fill the FIFO with four stereo data (24
or 16 bits
× 2 channels (L & R) × 4) at once after an interrupt occurs.
Half empty interrupt mode (default)
In this mode, the I2S CH.0 generates an interrupt after two stereo data has been read out from the
FIFO to transmit. In this case, the FIFO may be empty or it may still contain one or two data re-
mained (the FIFO status can be checked using the status bits). The application program needs to fill
the FIFO with two stereo data (24 or 16 bits
× 2 channels (L & R) × 2) at once after an interrupt oc-
curs.
One empty interrupt mode
In this mode, the I2S CH.0 generates an interrupt after one stereo data has been read out from the
FIFO to transmit. In this case, the FIFO may be empty or it may still contain one to three data re-
mained (the FIFO status can be checked using the status bits). The application program needs to fill
the FIFO with one stereo data (24 or 16 bits
× 2 channels (L & R) × 1) at once after an interrupt oc-
curs.
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PDF描述
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