參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 105/1026頁
文件大小： 12570K
代理商： S1C33L17B00E100
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iiBusModuLes:high-sPeeddMa(hsdMa)
s1C33L17teChniCaLManuaL
ePson
ii-1-23
II
HSDMA
Blocktransfermode(single-addressmode)
The channel for which DxMOD[1:0] (D[15:14]/0x30112A + 0x10x) in control information is set to 10 operates
in block transfer mode. In this mode, a transfer operation invoked by one trigger is completed after transferring
one block of data of the size set by BLKLENx[7:0] (D[7:0]/0x301120 + 0x10x). If a block transfer needs to be
performed a number of times as set by the transfer counter, an equal number of triggers are required.
The operation of HSDMA in block transfer mode is shown by the flow chart in Figure II.1.6.2.3.
BLKLenx[7:0]:Ch.xBlockLengthBitsintheHSDMACh.xTransferCounterRegister(D[7:0]/0x301120+0x10x)
START
END
Blocksize-1
Restoresinitialvaluesto
blocksizeandaddress
Block
size=0
1-blocktransfer
N
Y
Transfercounter-1
Transfer
counter=0
N
Y
: accordingtoSxINor
SxIDsettings
Increments/decrements
address
: accordingtoSxINor
SxIDsettings
CleartriggerflagHSx_TF
toacceptnexttrigger
ClearHSDMAenablebit
HSx_EN
Setcause-of-interruptflag
FHDMx
Datareadfromsourceand
datawritetodestination
(1byte,1halfwordor1word)
FigureII.1.6.2.3OperationFlowinBlockTransferMode
(1) When a trigger is accepted, the trigger flag HSx_TF (D0/0x30112E + 0x10x) is cleared. Data of the size
set in the control information is read from the external memory or I/O device according to the specified di-
rection and is written to the I/O device or external memory.
1
(2) The address is incremented or decremented and BLKLENx[7:0] (D[7:0]/0x301120 + 0x10x) is decremented.
(3) Steps (1) to (2) are repeated until BLKLENx[7:0] (D[7:0]/0x301120 + 0x10x) reaches 0.
(4) The address returns to the initial value if SxIN[1:0] (D[13:12]/0x301126 + 0x10x) is 10 or SxID (D4/
0x301162 + 0x10x) is 1.
2
(5) The transfer counter is decremented.
(6) Steps (1) to (5) are repeated until the transfer counter reaches 0.
(7) The HSDMA enable bit HSx_EN (D0/0x30112C + 0x10x) is cleared and HSDMA cause-of-interrupt flag
in ITC is set when the transfer counter reaches 0.
1: The data bus is placed in high-impedance state during reading from the I/O device. Furthermore, the exter-
nal memory read/write address is delivered from the memory address registers in the control information
SxADRL and SxADRH.
2: In standard mode, SxID (D4/0x301162 + 0x10x) is fixed at 0.
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