參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 161/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iiBusModuLes:sRaMContRoLLeR(sRaMC)
s1C33L17teChniCaLManuaL
ePson
ii-3-5
II
SRAMC
TableII.3.3.2.2BusControlSignalPinsUsedinA0andBSLModes
Pinname
#CEx
#RD
A0/#BSL
#WRL/#WR
#WRH/#BSH
a0(default)
#CEx
#RD
Unused
#WRL
#WRH
BsL
#CEx
#RD
#BSL
#WR
#BSH
devicesize
Use CExSIZE[1:0] (0x301508) to select a device size.
Ce4siZe[1:0]: #CE4DeviceSizeSelectBitsintheDeviceSizeSetupRegister(D[1:0]/0x301508)
Ce5siZe[1:0]: #CE5DeviceSizeSelectBitsintheDeviceSizeSetupRegister(D[3:2]/0x301508)
Ce6siZe[1:0]: #CE6DeviceSizeSelectBitsintheDeviceSizeSetupRegister(D[5:4]/0x301508)
Ce7siZe[1:0]: #CE7DeviceSizeSelectBitsintheDeviceSizeSetupRegister(D[7:6]/0x301508)
Ce8siZe[1:0]: #CE8DeviceSizeSelectBitsintheDeviceSizeSetupRegister(D[9:8]/0x301508)
Ce9siZe[1:0]: #CE9DeviceSizeSelectBitsintheDeviceSizeSetupRegister(D[11:10]/0x301508)
Ce11siZe[1:0]:#CE11DeviceSizeSelectBitsintheDeviceSizeSetupRegister(D[15:14]/0x301508)
TableII.3.3.2.3SelectionofDeviceSizes
CexsiZe1
1
0
CexsiZe0
1
0
1
0
devicesize
Reserved
8bits
16bits
Reserved
Connecteddatabus
–
D[7:0]
D[15:0]
–
At an initial reset, the device size is initialized to 16 bits.
note: Thedevicesizeofthe#CE10areaisdeterminedbythecontentsinaddress0xC00000atsystem
boot.Thedevicesizeissetto16bitswhentheLSBofthe0xC00000contentsis0or8bitswhen
itis1.
staticwaitcycle
If the number of static wait cycles is specified, the chip enable and read/write signals are always prolonged for
the number of specified cycles when the area is accessed. Set up the wait cycle according to the specifications
of the device connected to the area using CExWAIT[2:0] (0x301504).
Ce4Wait[2:0]:Numberof#CE4StaticWaitCyclesSetupBitsintheWaitControlRegister(D[2:0]/0x301504)
Ce5Wait[2:0]:Numberof#CE5StaticWaitCyclesSetupBitsintheWaitControlRegister(D[6:4]/0x301504)
Ce6Wait[2:0]:Numberof#CE6StaticWaitCyclesSetupBitsintheWaitControlRegister(D[10:8]/0x301504)
Ce7Wait[2:0]:Numberof#CE7StaticWaitCyclesSetupBitsintheWaitControlRegister(D[14:12]/0x301504)
Ce8Wait[2:0]:Numberof#CE8StaticWaitCyclesSetupBitsintheWaitControlRegister(D[18:16]/0x301504)
Ce9Wait[2:0]:Numberof#CE9StaticWaitCyclesSetupBitsintheWaitControlRegister(D[22:20]/0x301504)
Ce10Wait[2:0]:Numberof#CE10StaticWaitCyclesSetupBitsintheWaitControlRegister(D[26:24]/0x301504)
Ce11Wait[2:0]:Numberof#CE11StaticWaitCyclesSetupBitsintheWaitControlRegister(D[30:28]/0x301504)
TableII.3.3.2.4SettingtheStaticWaitCycle
CexWait2
1
0
numberofwaitcycles
7cycles
6cycles
5cycles
4cycles
3cycles
2cycles
1cycle
Nowaitcycle
CexWait1
1
0
1
0
CexWait0
1
0
1
0
1
0
1
0
At initial reset, the static wait conditions for all external areas are set to 7 cycles.
The area to which an SRAM device is connected allows dynamic wait control using the #WAIT pin in addition
to the static wait control.
For details of bus cycle operation including wait cycles, see Section II.3.6, “Bus Access Timing Chart.”
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