參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 1021/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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aPPendix a i/o MaP
aP-a-84
ePson
s1C33L17 teChniCaL ManuaL
0x301C00–0x301C20
i2s interface
Register name
address
Bit
name
Function
setting
init. R/W
Remarks
i2s Ch.0 Control
Register
(pi2s_
ContRL_Ch0)
0x00301C00
(32 bits)
D31–11 –
reserved
–
0 when being read.
D10
dtsiGn
I2S CH.0 signed/unsigned
data format select
1 Signed
0 Unsigned
0
R/W
D9
datRes0
I2S CH.0 output data
resolution select
1 24 bits
0 16 bits
0
R/W
D8
i2sen0
I2S CH.0 enable
1 Enable
0 Disable
0
R/W
D7
WCLKMd0 I2S CH.0 output word clock
mode select
1 L: high
R: low
0 L: low
R: high
0
R/W
D6
BCLKPoL0 I2S CH.0 output bit clock
polarity select
1 Negative
0 Positive
0
R/W
D5
dtFoRM
I2S CH.0 output data format
select
1 LSB first
0 MSB first
0
R/W
D4
i2souten I2S CH.0 output enable
1 Enable
0 Disable
0
R/W
D3–2 dttMG0
[1:0]
I2S CH.0 output data timing
select
DTTMG0[1:0]
Timing mode
0x0 R/W
0x3
0x2
0x1
0x0
reserved
Right justified
Left justified
I2S
D1–0 ChMd[1:0] I2S CH.0 output channel mode
select
CHMD[1:0]
Channel mode 0x0 R/W
0x3
0x2
0x1
0x0
Mute
Mono left
Mono right
Stereo
i2s Ch.1 Control
Register
(pi2s_
ContRoL_
Ch1)
0x00301C04
(32 bits)
D31–7 –
reserved
–
0 when being read.
D6
i2sBYPass I2S bypass mode select
1 Bypass
0 Normal
0
R/W
D5
WCLKMd1 I2S CH.1 input word clock
mode select
1 L: high
R: low
0 L: low
R: high
0
R/W
D4
BCLKPoL1 I2S CH.1 input bit clock
polarity select
1 Negative
0 Positive
0
R/W
D3–2 dttMG1
[1:0]
I2S CH.1 input data timing
select
DTTMG1[1:0]
Timing mode
0x0 R/W
0x3
0x2
0x1
0x0
reserved
Right justified
Left justified
I2S
D1
datRes1
I2S CH.1 input data resolution
select
1 24 bits
0 16 bits
0
R/W
D0
i2sen1
I2S CH.1 enable
1 Enable
0 Disable
0
R/W
i2s MCLK
divide Ratio
Register
(pi2s_dV_
MCLK_Ratio)
0x00301C08
(32 bits)
D31–16 –
reserved
–
0 when being read.
D15
MCLKseL I2S_MCLK source clock select 1 I2S_MCLK_
EXT
0 System
clock
0
R/W
D14–6 –
reserved
–
0 when being read.
D5–0 MCLKdiV
[5:0]
I2S_MCLK divide ratio select
MCLKDIV[5:0]
I2S_MCLK
0x0 R/W
0x3f
0x3e
0x3d
:
0x2
0x1
0x0
MCLK1/64
MCLK1/63
MCLK1/62
:
MCLK1/3
MCLK1/2
MCLK1/1
i2s audio
Clock divide
Ratio Register
(i2s_dV_audio
_CLK)
0x00301C0C
(32 bits)
D31–21 Reserved
–
0 when being read.
D20–16 WsCLKCYC1
[4:0]
I2S CH.1 WS clock cycle setup
0x1x
0x0f
0x00
32 clocks
31 clocks
16 clocks
0
R/W
D15–13 Reserved
–
0 when being read.
D12–8 WsCLKCYC0
[4:0]
I2S CH.0 WS clock cycle setup
0x1x
0x0f
0x00
32 clocks
31 clocks
16 clocks
0
R/W
D7–0 BCLKdiV
[7:0]
I2S CH.0 bit clock divide ratio
select
0xff
0xfe
0x0
SRC_CLK*1/512
SRC_CLK*1/510
SRC_CLK*1/2
0
R/W SRC_CLK:
MCLK or
I2S_MCLK_EXT
input clock
相關(guān)PDF資料
PDF描述
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S1C60L02F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05D 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, UUC53
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