參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 510/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): GeneRaL-PuRPose seRiaL inteRFaCe (eFsio)
s1C33L17 teChniCaL ManuaL
ePson
V-1-35
V
EFSIO
Figures V.1.6.3.5 to V.1.6.3.7 show receive timing charts in ISO7816 mode.
S1
S2
Start bit
Stop bit
P
A
Parity bit
First data is read.
Receive-buffer full interrupt request
(FIFOINT1[1:0] = 2)
Overrun error
interrupt request
Synchronous clock
(Clock-synchronized mode)
Sampling clock
(Asynchronous mode)
SIN1
Receive data buffer
RXD1NUM[1:0]
RDBF1
data 1
S1 D0 P S2 S1 D0 P S2 S1 D0 P S2 S1 D0 P S2 S1 D0 P S2 S1 D0 P S2
data 2
data 3
data 4
data 5
data 6
A
data 1
1, 2
2, 3, 4, 5
2, 3, 4
1, 2, 3
2, 3
1
3
2
1
0
Figure V.1.6.3.5 Receive Timing Chart in ISO7816 (T = 1) Mode (LSB first)
S1
S2
P
Start bit
Stop bit
Parity bit
Receive-buffer full/overrun error
interrupt request timing
S1 D0 D1 D2 D3 D4 D5 D6 D7 P S2
D2 D3 D4 D5 D6 D7 P S2
S1 D0 D1
Synchronous clock
(Clock-synchronized mode)
Sampling clock
(Asynchronous mode)
SIN1
Figure V.1.6.3.6 Receive Timing Chart in ISO7816 (T = 0) Mode (LSB first, no parity error occurred)
S1
S2
P
Er
Start bit
Stop bit
Parity bit
Error signal to transmitter (NACK)
Receive-buffer full/
overrun error
interrupt request timing
Synchronous clock
(Clock-synchronized mode)
Sampling clock
(Asynchronous mode)
SIN1
S1 D0 D1 D2 D3 D4 D5 D6 D7 P
S2
D2 D3 D4 D5 D6 D7 P
S1 D0
D1
Er
S2
Figure V.1.6.3.7 Receive Timing Chart in ISO7816 (T = 0) Mode (LSB first, parity error occurred)
1. The serial interface in asynchronous mode starts sampling when the start bit is input (SIN1 = low).
The serial interface in clock synchronized mode starts sampling at the first rising edge of the synchronous
clock.
2. When the start bit is sampled at the first rising edge of the sampling clock, each bit of receive data is taken
into the shift register at each rising edge of the subsequent clock. This operation is repeated until the 8th
data is received.
3. When the 8th data bit is taken in, the parity bit that follows is also taken in.
4. When the stop bit is sampled, the data in the shift register is transferred to the receive data register, enabling
the data to be read out.
The parity is checked when data is transferred to the receive data register.
5. If a parity error occurs in T = 0 mode, the interface returns a low-level error signal (NACK) to the transmit-
ter.
In T = 1 mode, the interface does not return an error signal even if a parity error occurs.
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S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
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