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參數(shù)資料
| 型號： | S1C33L17B00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PBGA180 |
| 封裝： | 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180 |
| 文件頁數(shù)： | 597/1026頁 |
| 文件大?。?/td> | 12570K |
| 代理商： | S1C33L17B00E100 |
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): i2s inteRFaCe (i2s)
s1C33L17 teChniCaL ManuaL
ePson
V-4-5
V
I2S
Divide ratio for i2s_MCLK (master clock)
When the internal clock is selected as the source clock for I2S_MCLK, the I2S module generates
I2S_MCLK to be output from the I2S_MCLK_O pin by dividing the MCLK (= system clock) generated by
the CMU. Specify the divide ratio using MCLKDIV[5:0] (D[5:0]/pI2S_DV_MCLK_RATIO register).
MCLKDiV[5:0]: I2S_MCLK Divide Ratio Select Bits in the I2S MCLK Divide Ratio
(pI2S_DV_MCLK_RATIO) Register (D[5:0]/0x00301C08)
Table V.4.4.1 Setting I2S_MCLK (Master Clock)
MCLKDiV[5:0]
i2s_MCLK
0x3f
MCLK1/64
0x3e
MCLK1/63
0x3d
MCLK1/62
:
0x2
MCLK1/3
0x1
MCLK1/2
0x0
MCLK1/1
(Default: 0x0)
Divide ratio for i2s_sCK (bit clock)
The I2S module generates the bit clock to be output from the I2S_SCK_O pin of the I2S CH.0 by dividing
the source clock selected for I2S_MCLK.
Specify the divide ratio using BCLKDIV[7:0] (D[7:0]/pI2S_DV_LRCLK_RATIO register).
BCLKDiV[7:0]: I2S CH.0 Bit Clock Divide Ratio Select Bits in the I2S Audio Clock Divide Ratio
(pI2S_DV_LRCLK_RATIO) Register (D[7:0]/0x00301C0C)
Table V.4.4.2 Setting the Bit Clock
BCLKDiV[7:0]
Bit clock (i2s_sCK_o)
0xff
SRC_CLK1/512
0xfe
SRC_CLK1/510
0xfd
SRC_CLK1/508
:
0x2
SRC_CLK1/6
0x1
SRC_CLK1/4
0x0
SRC_CLK1/2
(SRC_CLK = MCLK or I2S_MCLK_EXT input clock, default: 0x0)
The I2S CH.0 bit clock frequency is calculated as below.
fSRC_CLK
fI2S_SCK_O = ————————— [Hz]
(BCLKDIV + 1)
× 2
fI2S_SCK_O: I2S CH.0 bit clock frequency [Hz]
fSRC_CLK:
MCLK or I2S_MCLK_EXT input clock frequency [Hz]
BCLKDIV: BCLKDIV[7:0] set value (0x0–0xff)
I2S CH.1 uses the bit clock input from the I2S_SCK_I pin, therefore the above setting is not applied to
CH.1.
sample clock (i2s_Ws) period
The I2S CH.0 generates the sample clock (word-select clock) to be output from the I2S_WS_O pin
by counting the bit clock configured with BCLKDIV[7:0]. Specify the half cycle (a high or low level
period) of the I2S_WS clock with the number of bit clock cycles using WSCLKCYC0[4:0] (D[12:8]/
pI2S_DV_LRCLK_RATIO register).
The I2S CH.1 inputs the sample clock (word-select clock) from the I2S_WS_I pin. The clock pe-
riod must be specified with the number of bit clock cycles using WSCLKCYC1[4:0] (D[20:16]/
pI2S_DV_LRCLK_RATIO register) similar to CH.0.
WsCLKCYC0[4:0]: I2S CH.0 WS Clock Cycle Setup Bits in the I2S Audio Clock Divide Ratio
(pI2S_DV_LRCLK_RATIO) Register (D[12:8]/0x00301C0C)
WsCLKCYC1[4:0]: I2S CH.1 WS Clock Cycle Setup Bits in the I2S Audio Clock Divide Ratio
(pI2S_DV_LRCLK_RATIO) Register (D[20:16]/0x00301C0C)
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