參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 824/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iXPeRiPheRaLMoDuLes7(usB):usBFunCtionContRoLLeR(usB)
iX-1-30
ePson
s1C33L17teChniCaLManuaL
Therefore, you should set up an area exceeding the EP{a,b,c,d}MaxSize value + 32 bytes to use the RcvLimit
mode, using the EP{a,b,c,d}StartAdrs register.0
PDREQ(O)
#PDREQ(O)
PDACK(I)
PDWR(I)
Data(I)
Datasampling
Inverted
D0
D1
Dn-1
Dn
D2
FigureIX.1.4.3.2WaveformsinAsynchronousMulti-WordDMATransferMode-Writing(RcvLimitmode)
2) Reading operation
The Port interface starts reading operation in the Asynchronous Multi-word DMA transfer mode when the
following register settings are established:
DMA_Config_1.SingleWord bit = 0
Direction of the target endpoint = OUT
The Port interface starts data transfer on the DMA when 1 is written on the DMA_Control.DMA_Go bit. After
data transfer starts on the DMA, it requests data transfer by asserting PDREQ to the HSDMA (master) if any
data exist at the connected endpoint. Turning PDACK to active starts outputting transferred data to the data bus.
Have the HSDMA (master) load the data while PDRD is rising (when the DMA_Config_0.PDRDWR_Level
bit is set to 1). When no data remains at the endpoint, the interface negates PDREQ to the HSDMA (master) to
reject data transfer.
If any data is set to the DMA_Latency.DMA_Latency[3:0] bit other than 0h, this mode negates PDREQ
once after completing transfer of 4-byte data, and does not assert PDREQ as long as 130 ns
× N (N = DMA_
Latency.DMA_Latency[3:0]).
If the DMA is set to the Countdown mode with DMA_Config_1.CountMode = 1, the DMA completes data
transfer when the DMA_Count_HH, HL, LH and LL registers reach 0000_0000h. To force the DMA to
terminate data transfer, set the DMA_Control.DMA_Stop bit to 1. Note that forced termination of DMA
transfer by writing to this bit may cause loss of data from those being transferred. To avoid it, first terminate the
HSDMA (master) and then terminate the macro's DMA transfer.
PDREQ(O)
#PDREQ(O)
PDACK(I)
PDRD(I)
Data(O)
Datasampling
Inverted
D0
D1
Dn-1
Dn
FigureIX.1.4.3.3TransferWaveformsinAsynchronousMulti-WordDMATransferMode-Reading
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PDF描述
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S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
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