參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 504/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): GeneRaL-PuRPose seRiaL inteRFaCe (eFsio)
V-1-30
ePson
s1C33L17 teChniCaL ManuaL
The sampling clock frequency for asynchronous transfer is expressed by the following equation:
D
1
fSAMPL = ——
× fSIO_CLK × ————
F
DIVMD
fSAMPL: Sampling clock frequency
DIVMD: Divide ratio internally used by the serial interface (1/16 or 1/8, selected with DIVMD1)
Use FIDI1[13:0] (D[5:0]/0x300B1D, D[7:0]/0x300B1C) and DIVMD1 (D4/0x300B14) to set up the sampling
clock.
FiDi1[13:0]: Serial I/F Ch.1 ISO7816 Mode FI/DI Ratio Setup Bits in the Serial I/F Ch.1 ISO7816 Mode FI/DI
Ratio Registers (D[5:0]/0x300B1D, D[7:0]/0x300B1C)
DiVMD1: Serial I/F Ch.1 Clock Division Ratio Select Bit in the Serial I/F Ch.1 IrDA Register (D4/0x300B14)
DIVMD is set to 1/16 when 0 is written to DIVMD1 (D4/0x300B14) or 1/8 when 1 is written.
FIDI1[13:0] (D[5:0]/0x300B1D, D[7:0]/0x300B1C) should be set to F
× DIVMD / D - 1. Tables V.1.6.2.1 and
V.1.6.2.2 list the values that can be set to FIDI1[13:0] (D[5:0]/0x300B1D, D[7:0]/0x300B1C).
Table V.1.6.2.1 FIDI1[13:0] Set Values (DIVMD = 1/8)
F/(D
×8) -1
D
F
372
558
744
1116
1488
1860
512
768
1024
1536
2048
1
46
69
92
139
185
232
63
95
127
191
255
2
22
34
46
69
92
115
31
47
63
95
127
4
11
16
22
34
46
57
15
23
31
47
63
8
5
8
11
16
22
28
7
11
15
23
31
16
2
3
5
8
11
14
3
5
7
11
15
1/2
92
139
185
278
371
464
127
191
255
383
511
1/4
185
278
371
557
743
929
255
383
511
767
1023
1/8
371
557
743
1115
1487
1859
511
767
1023
1535
2047
1/16
743
1115
1487
2231
2975
3719
1023
1535
2047
3071
4095
1/32
1487
2231
2975
4463
5951
7439
2047
3071
4095
6143
8191
1/64
2975
4463
5951
8927
11903
14879
4095
6143
8191
12287
16383
Table V.1.6.2.2 FIDI1[13:0] Set Values (DIVMD = 1/16)
F/(D
×16) -1
D
F
372
558
744
1116
1488
1860
512
768
1024
1536
2048
1
22
34
46
69
92
115
31
47
63
95
127
2
11
16
22
34
46
57
15
23
31
47
63
4
5
8
11
16
22
28
7
11
15
23
31
8
2
3
5
8
11
14
3
5
7
11
15
16
0
1
2
3
5
6
1
2
3
5
7
1/2
46
69
92
139
185
232
63
95
127
191
255
1/4
92
139
185
278
371
464
127
191
255
383
511
1/8
185
278
371
557
743
929
255
383
511
767
1023
1/16
371
557
743
1115
1487
1859
511
767
1023
1535
2047
1/32
743
1115
1487
2231
2975
3719
1023
1535
2047
3071
4095
1/64
1487
2231
2975
4463
5951
7439
2047
3071
4095
6143
8191
For receiving
Serial data
CLK (=SIO_CLK
× F / D)
Sampling clock
Sampling of start bit
Start bit
D0
1
8
1
8
×CLK
16
×CLK
Sampling of D0 bit
Figure V.1.6.2.1 Sampling Clock for Asynchronous Receive Operation (when 1/16 division is selected)
Each bit data is sampled in the timing shown in Figure V.1.6.2.1.
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S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
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