參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 492/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): GeneRaL-PuRPose seRiaL inteRFaCe (eFsio)
s1C33L17 teChniCaL ManuaL
ePson
V-1-19
V
EFSIO
internal clock
When the internal clock is selected, the serial interface is clocked by the clock generated using the baud-rate
timer. Setup the baud-rate timer according to the transfer rate for each channel. For how to control the baud-rate
timer, see Section V.1.2, “Baud-Rate Timer (Setting Baud Rate).”
external clock
When an external clock is selected, the serial interface is clocked by a clock input from the #SCLKx pin. There-
fore, there is no need to control the baud-rate timer.
Any desired clock frequency can be set. The clock input from the #SCLKx pin is internally divided by 16 or 8
in the serial interface, in order to create a sampling clock (refer to “Sampling clock”). This division ratio must
also be considered when setting the transfer rate.
sampling clock
In the asynchronous mode, SIO_CLK (the clock output by the baud-rate timer or input from the #SCLKx pin)
is internally divided in the serial interface, in order to create a sampling clock.
A 1/16 division ratio is selected by writing 0 to DIVMDx (D4/0x300Bx4), and a 1/8 ratio is selected by writing 1.
DiVMDx: Serial I/F Ch.x Clock Division Ratio Select Bit in the Serial I/F Ch.x IrDA Register (D4/0x300Bx4)
note: DIVMDx (D4/0x300Bx4) becomes indeterminate at initial reset, so be sure to reset it in the soft-
ware. Settings of this bit are valid only in the asynchronous mode (and when using the IrDA inter-
face).
For receiving
SINx
SIO_CLK
Sampling clock
Sampling of start bit
Start bit
D0
1
8
1
8
×SIO_CLK
16
×SIO_CLK
Sampling of D0 bit
Figure V.1.4.2.1 Sampling Clock for Asynchronous Receive Operation (when 1/16 division is selected)
Each bit data is sampled in the timing shown in Figure V.1.4.2.1. When the SINx input signal is detected as a
low level at the rising edge of SIO_CLK, sampling for the start bit is performed 8
×SIO_CLK (4×SIO_CLK
when 1/8 division is selected) after that point. If a low level is not detected in the sampling for the start bit,
the interface aborts the subsequent samplings and returns to the start bit detection phase (in this case no er-
ror occurs). When the SINx input signal is low at the start bit sampling, subsequent bit data is sampled in 16
×
SIO_CLK cycles (8
×SIO_CLK cycles when 1/8 division is selected).
For transmitting
SIO_CLK
Sampling clock
SOUTx
Start bit
D0
1
8
16
×SIO_CLK
Figure V.1.4.2.2 Sampling Clock for Asynchronous Transmit Operation (when 1/16 division is selected)
During transmission, each bit data is output from the SOUTx pin in 16
×SIO_CLK cycles (8×SIO_CLK cycles
when 1/8 division is selected).
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