參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 333/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iiiPeriPheraLModuLes1(systeM):interruPtControLLer(itC)
iii-2-50
ePson
s1C33L17teChniCaLManuaL
0x300293:seriali/FCh.1,a/d,Portinput4–7idMarequestregister
(pidMareQ_rsiF1_rad_rP47)
name
address
registername
Bit
Function
setting
init. r/W
remarks
rP7
rP6
rP5
rP4
–
rade
rstX1
rsrX1
D7
D6
D5
D4
D3
D2
D1
D0
Portinput7
Portinput6
Portinput5
Portinput4
reserved
A/Dconversioncompletion
SIFCh.1transmitbufferempty
SIFCh.1receivebufferfull
0
–
0
R/W
–
R/W
0whenbeingread.
00300293
(B)
1 IDMA
request
0 Interrupt
request
1 IDMA
request
0 Interrupt
request
–
seriali/FCh.1,
a/d,
portinput4–7
idMarequest
register
(pIDMAREQ_RSIF1
_RAD_RP47)
Each bit in this register specifies whether to invoke IDMA when a cause of interrupt occurs.
When using the set-only method (default)
1 (R/W): IDMA request
0 (R/W): IDMA not invoked (default)
When using the read/write method
1 (R/W): IDMA request
0 (R/W): Interrupt request
If the bit is set to 1, IDMA is invoked when a cause of interrupt occurs, thereby performing a programmed data
transfer. If the bit is set to 0, normal interrupt processing is performed, without invoking IDMA.
For details on IDMA, refer to Section II.2, “Intelligent DMA (IDMA).”
If interrupts are enabled on the IDMA side and the transfer counter reaches the terminal count of 0 after completion
of DMA transfer, the IDMA request bit is reset to 0 and an interrupt request for the cause of interrupt that enabled
IDMA invoking is generated.
d7
rP7:Portinput7idMarequestBit
Specifies whether to invoke IDMA when a cause of the port input 7 interrupt occurs or not.
d6
rP6:Portinput6idMarequestBit
Specifies whether to invoke IDMA when a cause of the port input 6 interrupt occurs or not.
d5
rP5:Portinput5idMarequestBit
Specifies whether to invoke IDMA when a cause of the port input 5 interrupt occurs or not.
d4
rP4:Portinput4idMarequestBit
Specifies whether to invoke IDMA when a cause of the port input 4 interrupt occurs or not.
d3
reserved
d2
rade:a/dConversionCompletionidMarequestBit
Specifies whether to invoke IDMA when a cause of the A/D conversion completion interrupt occurs or
not.
d1
rstX1:siFCh.1transmitBufferemptyidMarequestBit
Specifies whether to invoke IDMA when a cause of the SIF Ch.1 transmit buffer empty interrupt occurs
or not.
d0
rsrX1:siFCh.1receiveBufferFullidMarequestBit
Specifies whether to invoke IDMA when a cause of the SIF Ch.1 receive buffer full interrupt occurs or
not.
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