參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類(lèi)： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁(yè)數(shù)： 20/1026頁(yè)
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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aPPendix e suMMaRY oF PReCautions
s1C33L17 teChniCaL ManuaL
ePson
aP-e-3
AP
Notes
The frequency multiplication rate of the PLL that can be set depends on the upper-limit operating clock
frequency (90 MHz) and the OSC3 oscillation frequency. When setting the frequency multiplication rate, be
sure not to exceed the upper-limit operating clock frequency.
The PLL can only be set up when the PLL is turned off (PLLPOWR (D0/0x301B0C) = 0) and the clock
source is other than the PLL (OSCSEL[1:0] (D[3:2]/0x301B08) = 0–2). If settings are changed while the
system is operating with the PLL clock, the system may operate erratically.
* osCseL[1:0]: OSC Clock Select Bits in the System Clock Control Register (D[3:2]/0x301B08)
Even if the #RESET pin is pulled low (= 0), the chip may not be reset unless supplied with a clock. To reset
the chip for sure, #RESET should be held low for at least 3 OSC3 clock cycles. However, the input/output
port pins will be initialized by reset regardless of whether the chip is supplied with a clock.
The oscillation start time of the high-speed (OSC3) oscillator circuit varies with the device used, board
patterns, and operating environment. Therefore, a sufficient time should be provided before the reset signal is
deasserted.
NMI cannot be nested. The CPU keeps NMI input masked out until the reti instruction is executed after an
NMI exception occurred.
When using the SSCG, always set SSMCITM[3:0] (D[15:12]/0x301B10) to 0b0001.
* ssMCitM[3:0]: SSCG Macro Interval Timer Setting Bits in the SSCG Macro Control Register (D[15:12]/0x301B10)
SSMCIDT[3:0] (D[11:8]/0x301B10) must be set according to the PLL output clock frequency as shown in
Table III.1.7.2.1. Using the SSCG with an improper setting may cause a malfunction of the IC.
* ssMCidt[3:0]: SSCG Macro Maximum Frequency Change Width Setting Bits in the SSCG Macro Control
Register (D[11:8]/0x301B10)
When the PLL is off, the initial values and the written values cannot be read correctly from SSMCIDT[3:0]
(D[11:8]/0x301B10) and SSMCITM[3:0] (D[15:12]/0x301B10) since the source clock is not supplied from
the PLL (different values are read out). The correct values can be read out when the PLL is on.
A stabilized clock must be supplied to the SSCG module when turning the SSCG on and off. The following
shows the operation procedure.
To turn the SSCG on
To turn the SSCG off
1. Turn the PLL on.
1. Turn the SSCG off.
2. Wait more than the PLL stabilization time.
2. Turn the PLL off.
3. Turn the SSCG on.
The SS modulation is effective only for the PLL output clock, and is not performed for other source clocks.
When the PLL output clock is not used for the system clock, turn the SSCG off.
interrupt Controller (itC)
In SLEEP mode, there is a time lag between input of an interrupt signal for wakeup and the start of the clock
supply to the ITC, so a delay will occur until the ITC sets the cause-of-interrupt flag. Therefore, no interrupt
will occur if the interrupt signal is deasserted before the clock is supplied to the ITC, as the cause-of-interrupt
flag in the ITC is not set.
Furthermore, additional time is needed for the CPU to accept the interrupt request from the ITC, the CPU
may execute a few instructions that follow the slp instruction before it starts the interrupt processing.
The same problem may occur when the CPU wakes up from SLEEP mode by NMI. No interrupt will occur if
the #NMI signal is deasserted before the clock is supplied, as the NMI flag is not set.
If the cause of interrupt used to restart from the standby mode has been set to invoke the IDMA, the IDMA is
started up by that interrupt.
If an interrupt to be generated upon completion of IDMA is disabled at the setting of the IDMA side, no
interrupt request is signaled to the CPU. Therefore, the CPU remains idle until the next interrupt request is
generated.
As the C33 PE Core function, the IL allows interrupt levels to be set in the range of 0 to 15. However, since
the interrupt priority register in the ITC consists of three bits, interrupt levels in each interrupt system can
only be set for up to 8.
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S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
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S1C33L19 制造商:EPSON 制造商全稱(chēng):EPSON 功能描述:CMOS 32-bit application Specific Controller
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