參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 240/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iiiPeriPheraLModuLes1(systeM):CLoCkManageMentunit(CMu)
iii-1-18
ePson
s1C33L17teChniCaLManuaL
iii.1.9.3ClocksupplytotheLCdC
The CMU provides the clock paths with a control bit shown below for the LCDC. The clock supply turns on when
the control bit is set to 1 and it turns off when the control bit is set to 0.
(1)LCdCahBbusinterfaceclock(LCdC_ahBiF_CLk)
The LCDC uses this clock (MCLK) to access IVRAM (internal VRAM) or an SDRAM (external VRAM). This
clock is required for displaying a screen on the LCD panel. LCDCAHBIF_CKE (D2/0x301B00) is used for
clock supply control (default: off).
LCdCahBiF_Cke:LCDCAHBBusInterfaceClockControlBitintheGatedClockControlRegister0
(D2/0x301B00)
(2)Controlregisterclock(LCdC_saPB_CLk)
This clock (MCLK) is used to control the LCDC registers located in area 6. This clock is required for accessing
the LCDC registers and it can be stopped when not in use. LCDCSAPB_CKE (D1/0x301B00) is used for clock
supply control (default: off).
LCdCsaPB_Cke:LCDCSAPBBusInterfaceClockControlBitintheGatedClockControlRegister0
(D1/0x301B00)
(3)iVraMarbiterclock(iVraM_arB_CLk)
This clock (MCLK) is used when the LCDC or CPU accesses IVRAM. When IVRAM is configured as
A0RAM accessed by the CPU only, the clock supply can be stopped. IVRAMARB_CKE (D19/0x301B04) is
used for clock supply control (default: on).
iVraMarB_Cke:IVRAMArbiterClockControlBitintheGatedClockControlRegister1(D19/0x301B04)
(4)LCdinterfaceclock(LCdC_CLk)
This is the LCD interface clock (LCDC_CLK) generated by dividing the OSC3 clock. The frequency divider
generates 16 kinds of clocks from OSC31/1 to OSC31/16. Select a divided clock according to the frame rate
using LCDCDIV[3:0] (D[19:16]/0x301B08).
fLCDC
Frame rate = ————— [Hz]
HT
× VT
fLCDC: LCDC_CLK frequency
HT: Horizontal total period (including non-display period) [pixels]
VT: Vertical total period (including non-display period) [pixels]
LCdCdiV[3:0]:LCDCClockDividerSelectBitsintheSystemClockControlRegister(D[19:16]/0x301B08)
TableIII.1.9.3.1SelectingtheLCDCClock
LCdCdiV3
1
0
LCdCdiV2
1
0
1
0
LCdC_CLk
OSC31/16
OSC31/15
OSC31/14
OSC31/13
OSC31/12
OSC31/11
OSC31/10
OSC31/9
OSC31/8
OSC31/7
OSC31/6
OSC31/5
OSC31/4
OSC31/3
OSC31/2
OSC31/1
LCdCdiV1
1
0
1
0
1
0
1
0
LCdCdiV0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
(Default:0b0111=OSC31/8)
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