參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 701/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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Vii PeRiPheRaL MoDuLes 5 (anaLoG): a/D ConVeRteR (aDC)
s1C33L17 teChniCaL ManuaL
ePson
Vii-1-21
VII
ADC
D[9:8]
st[1:0]: input signal sampling time setup Bits
Sets the analog input sampling time.
TableVII.1.7.4SamplingTime
st1
1
0
st0
1
0
1
0
sampling time
9-clockperiod
7-clockperiod
5-clockperiod
3-clockperiod
(Default:0b11=9-clockperiod)
The A/D converter conversion clock is used for counting.
To maintain the conversion accuracy, use ST as set by default (9-clock period).
D7
Reserved
D6
intMoDe: interrupt signal Mode select Bit (for advanced mode)
Configures the conversion-complete interrupt signal delivered to the ITC.
1 (R/W): Conversion-complete signal only
0 (R/W): OR between conversion-complete and out-of-range signals (default)
INTMODE selects whether the conversion-complete interrupt signal line connected to the ITC is used
to send the conversion-complete signal only or used to send the signal of which the conversion-com-
plete and out-of-range signal are ORed.
Set INTMODE to 1 when handling the out-of-range interrupt as another interrupt. When using the out-
of-range interrupt, set CMPINTEN (D5) to 1.
D5
CMPinten: a/D out-of-Range interrupt enable Bit (for advanced mode)
Enables/disables the out-of-range interrupt.
1 (R/W): Enabled
0 (R/W): Disabled (default)
When CMPINTEN is set to 1, upper and lower-limit comparison results become a cause of interrupt.
When it is set to 0, an out-of-range interrupt is not generated.
D4
CnVinten: a/D Conversion-Complete interrupt enable Bit (for advanced mode)
Enables/disables the conversion-complete interrupt.
1 (R/W): Enabled (default)
0 (R/W): Disabled
When CNVINTEN is set to 1, completion of an A/D conversion becomes a cause of interrupt. When it
is set to 0, a conversion-complete interrupt is not generated.
D3
aDF: a/D Conversion Completion Flag
Indicates that A/D conversion has been completed.
1 (R):
Conversion completed
0 (R):
Being converted or standing by (default)
This flag is set to 1 when A/D conversion is completed, and the converted data is stored in the data
register and is reset to 0 when the converted data is read out. When A/D conversion is performed in
multiple channels, if the next A/D conversion is completed while ADF = 1 (before the converted data
is read out), the data register is overwritten with the new conversion results, causing an overrun error to
occur. Therefore, ADF must be reset by reading out the converted data before the next A/D conversion
is completed.
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PDF描述
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S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
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