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參數資料
| 型號： | S1C33L17B00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PBGA180 |
| 封裝： | 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180 |
| 文件頁數： | 582/1026頁 |
| 文件大?。?/td> | 12570K |
| 代理商： | S1C33L17B00E100 |
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): seRiaL PeRiPheRaL inteRFaCe (sPi)
s1C33L17 teChniCaL ManuaL
ePson
V-3-17
V
SPI
D[6:4]
MCBR[2:0]: Master Clock Bit Rate setup Bits
Sets the source clock division ratio for generating the SPI clock. The bit rate is determined with this set-
ting.
Table V.3.7.2 Setting Bit Rate
MCBR2
1
0
MCBR1
1
0
1
0
MCBR0
1
0
1
0
1
0
1
0
Clock frequency (hz)
MCLK/256
MCLK/128
MCLK/64
MCLK/32
MCLK/16
MCLK/8
MCLK/4
MCLK/2
(Default: 0x000)
Slave mode does not need to set a bit rate as the SPI module operates with the clock input from the
master device.
D3
tXDe: transmit DMa enable Bit
Enables/disables transmit DMA interrupts.
1 (R/W): Enable
0 (R/W): Disable (default)
When TXDE is set to 1, transmit DMA interrupt requests to the ITC are enabled. A transmit DMA
interrupt request occurs when the data written to the SPI Transmit Data Register (0x301704) is trans-
ferred to the shift register (transmit operation started). At this time, the cause-of-interrupt flag FSPITX
(D5/0x300289) in the ITC is set to 1 if TXDE has been set to 1 (enabled). This interrupt request can
invoke HSDMA.
When TXDE is set to 0, transmit DMA interrupts are not generated.
D2
RXDe: Receive DMa enable Bit
Enables/disables receive DMA interrupts.
1 (R/W): Enable
0 (R/W): Disable (default)
When RXDE is set to 1, receive DMA interrupt requests to the ITC are enabled. A receive DMA in-
terrupt request occurs when the data received in the shift register is loaded to the SPI Receive Data
Register (0x301700) (receive operation completed). At this time, the cause-of-interrupt flag FSPIRX
(D4/0x300289) in the ITC is set to 1 if RXDE has been set to 1 (enabled). This interrupt request can
invoke HSDMA.
When RXDE is set to 0, receive DMA interrupts are not generated.
D1
MoDe: sPi Mode select Bit
Sets the SPI module in master or slave mode.
1 (R/W): Master mode
0 (R/W): Slave mode (default)
Setting MODE to 1 selects master mode, and setting to 0 selects slave mode. In master mode, the SPI
performs data transfer using the clock generated in the module. In slave mode, the SPI performs data
transfer using a clock input from the master device.
D0
ena: sPi enable Bit
Enables/disables operation of the SPI module.
1 (R/W): Enabled (on)
0 (R/W): Disabled (off) (default)
When ENA is set to 1, the SPI module starts operating and data transfer is enabled.
When ENA is set to 0, the SPI module goes off.
Make sure that this bit is 0 before setting up data transfer conditions using the SPI registers.
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PDF描述 |
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| S1C60L05F | 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60 |
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參數描述 |
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