參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 340/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iiiPeriPheraLModuLes1(systeM):interruPtControLLer(itC)
iii-2-56
ePson
s1C33L17teChniCaLManuaL
These registers are used to select a trigger source for invoking each HSDMA channel.
TableIII.2.7.2HSDMATriggerSource
Value
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
Ch.0triggersource
Softwaretrigger
#DMAREQ0input(fallingedge)
#DMAREQ0input(risingedge)
Port0input
Port4input
(reserved)
16-bittimer0compareB
16-bittimer0compareA
(reserved)
I2SOutputCh.HSDMALeft
SerialI/FCh.0Rxbufferfull
SerialI/FCh.0Txbufferempty
A/Dconversioncompletion
Port8input(SPIinterrupt)
Port12input
Ch.1triggersource
Softwaretrigger
#DMAREQ1input(fallingedge)
#DMAREQ1input(risingedge)
Port1input
Port5input
(reserved)
16-bittimer1compareB
16-bittimer1compareA
(reserved)
I2SOutputCh.HSDMARight
SerialI/FCh.1Rxbufferfull
SerialI/FCh.1Txbufferempty
A/Dconversioncompletion
Port9input(USBPDREQ)
Port13input
Ch.2triggersource
Softwaretrigger
#DMAREQ2input(fallingedge)
#DMAREQ2input(risingedge)
Port2input
Port6input
(reserved)
16-bittimer2compareB
16-bittimer2compareA
I2SInputCh.HSDMALeft
SPItransmitDMArequest
SerialI/FCh.2Rxbufferfull
SerialI/FCh.2Txbufferempty
A/Dconversioncompletion
Port10input(USBinterrupt)
Port14input
Ch.3triggersource
Softwaretrigger
#DMAREQ3input(fallingedge)
#DMAREQ3input(risingedge)
Port3input
Port7input
(reserved)
16-bittimer3compareB
16-bittimer3compareA
I2SInputCh.HSDMARight
SPIreceiveDMArequest
(reserved)
A/Dconversioncompletion
Port11input
Port15input
(Default:0000)
By selecting a cause of interrupt with the HSDMA trigger set-up bit, the HSDMA channel is invoked when the
selected cause of interrupt occurs. The interrupt control bits (cause-of-interrupt flag, interrupt enable register,
IDMA request register, interrupt priority register) do not affect this invocation.
The interrupt request to the CPU by the cause of interrupt that invokes HSDMA is output two clocks (MCLK)
after the HSDMA request, so the DMA transfer and interrupt handling are performed concurrently when the CPU
runs with the instructions in the cache. However, when the interrupt handler contains an instruction that accesses a
peripheral circuit, the execution of the instruction is pending until the DMA transfer is completed since the bus is
used by the HSDMA.
Before HSDMA can be invoked by the occurrence of a cause of interrupt, it is necessary that DMA be enabled on
the HSDMA side by setting the control register for HSDMA transfer.
For details about HSDMA, refer to Section II.1, “High-Speed DMA (HSDMA).”
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PDF描述
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S1C60L02F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05D 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, UUC53
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