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參數(shù)資料
| 型號： | S1C33L17B00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PBGA180 |
| 封裝： | 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180 |
| 文件頁數(shù)： | 241/1026頁 |
| 文件大?。?/td> | 12570K |
| 代理商： | S1C33L17B00E100 |
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iiiPeriPheraLModuLes1(systeM):CLoCkManageMentunit(CMu)
s1C33L17teChniCaLManuaL
ePson
iii-1-19
III
CMU
LCDC_CKE (D0/0x301B00) is used for clock supply control (default: off).
LCdC_Cke:LCDCMainClockControlBitintheGatedClockControlRegister0(D0/0x301B00)
note: MakesurethattheLCDinterfaceclocksupplyisstopped(LCDC_CKE(D0/0x301B00)=0)when
changingtheclockdivideratiousingLCDCDIV[3:0](D[19:16]/0x301B08).
(5)LCdC_ahBbusclock(LCdC_ahBBus_CLk)
The LCDC_AHB bus clock (MCLK) is always supplied in normal operation. However, it can be automatically
turned off in HALT mode (see Section III.1.9.2) by setting LCDCAHB_HCKE (D28/0x301B04) to 0 (default:
on).
LCdCahB_hCke:LCDC_AHBBusClockControl(HALT)BitintheGatedClockControlRegister1
(D28/0x301B04)
note: TheLCDCclocksupplycannotbestoppedwhiletheLCDdisplaysascreen.BeforetheLCDC
clocksupplycanbestopped,theLCDCmustenterpowersavemode.
iii.1.9.4ClocksupplytothesdraMC
The CMU provides the clock paths with a control bit shown below for the SDRAMC. The clock supply turns on
when the control bit is set to 1 and it turns off when the control bit is set to 0.
(1)sdraMCahBbusinterfaceclocks(sdaPP_CPu_CLk,sdaPP_LCdC_CLk)
The SDRAMC uses these clocks (MCLK) for the CPU_AHB bus and LCDC_AHB bus interface. These
clocks are required for accessing SDRAM and queue buffers. SDAPCPU_CKE (D6/0x301B00) and
SDAPLCDC_CKE (D5/0x301B00) are respectively used for clock supply control (default: off).
sdaPCPu_Cke:SDRAMCCPUAPPClockControlBitintheGatedClockControlRegister0(D6/0x301B00)
sdaPLCdC_Cke:SDRAMCLCDCAPPClockControlBitintheGatedClockControlRegister0
(D5/0x301B00)
Furthermore, the CPU_AHB bus clock (SDAPP_CPU_CLK) can be automatically turned off in HALT mode (see
Section III.1.9.2) by setting SDAPCPU_HCKE (D7/0x301B00) to 0 (default: off).
sdaPCPu_hCke:SDRAMCCPUAPPClockControl(HALT)BitintheGatedClockControlRegister0
(D7/0x301B00)
(2)Controlregisterclock(sdsaPB_CLk)
This clock (MCLK) is used to control the SDRAMC registers located in area 6. This clock is required for
accessing the SDRAMC registers and it can be stopped when not in use. SDSAPB_CKE (D4/0x301B00) is
used for clock supply control (default: off).
sdsaPB_Cke:SDRAMCSAPBBusInterfaceClockControlBitintheGatedClockControlRegister0
(D4/0x301B00)
(3)sdraMclock(sdiP_CLk)
This clock (OSC_W) is used in the SDRAM interface. By setting MCLK to OSC1/2 (= OSC_W1/2),
the SDRAM bus can be driven in double frequency mode (SDRAM: 90 MHz max., CPU: 45 MHz).
SDAPCPU_CKE (D6/0x301B00) or SDAPLCDC_CKE (D5/0x301B00) shown in (1) above is used for clock
supply control (default: off).
iii.1.9.5ClocksupplytothesraMC
The CMU provides the clock paths with a control bit shown below for the SRAMC. The clock supply turns on
when the control bit is set to 1 and it turns off when the control bit is set to 0.
(1)sraMCclock(sraMC_CLk)
The SRAMC controls the SAPB bus and external bus, so the SRAMC clock (MCLK) cannot be stopped while
the IC is running. However, the SRAMC clock can be automatically turned off in HALT mode (see Section
III.1.9.2) by setting SRAMC_HCKE (D26/0x301B04) to 0 (default: on).
sraMC_hCke:SRAMCClockControl(HALT)BitintheGatedClockControlRegister1(D26/0x301B04)
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