參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 37/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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is1C33L17sPeCifiCations:MeMoryMaP
s1C33L17teChniCaLManuaL
ePson
i-6-3
I
Map
i.6.1BootaddressandgateroM
When the chip is powered on or reset, the boot address is set to 0xC00000 (initial value of TTBR) by the C33 PE
Core. In the S1C33L17, a 4-word Gate ROM is located at address 0xC00000 in Area 10 (internal area), and the
vectors written to it are used to start a boot sequence regardless whether an external memory is connected to Area
10 or not. The vector written in the Gate ROM, which boots up the system, is determined by the input status of
the BOOT pins. Also the #CE10 pin is used to set the boot mode. By setting these pins, the S1C33L17 boots up
from a NAND Flash, SPI-EEPROM, PC (RS-232C), or an external NOR-Flash/ROM. The boot sequence has been
programmed in the specific ROM located in Area 1.
Tables I.6.1.1 and I.6.1.2 list the pin configurations and the boot mode selected. For more information on boot, see
Appendix D, “Boot.”
Table I.6.1.1 Boot Mode Configuration (PFBGA-180pin or die model)
Boot1pin
1
0
Bootmode
SPI-EEPROM
PC RS232C
NOR Flash/external ROM
reserved
Large-page NAND Flash
(> 1024 + 32 bytes/page)
Small-page NAND Flash
(< 1024 + 32 bytes/page)
Boot0pin
1
0
1
0
#Ce10
1 (Input)
0 (Input)
Output
–
1 (Input)
0 (Input)
Bootcodestartaddress
0x20010 in the internal
ROM (Area 1)
0x2000C in the internal
ROM (Area 1)
–
0x20004 in the internal
ROM (Area 1)
MBrexecutionaddress
0x400 in A0RAM
0x0 in A0RAM
Depending on the
contents in 0xC00000
–
0x0 in A0RAM
Table I.6.1.2 Boot Mode Configuration (TQFP24-144pin model)
Boot1pin
1
0
Bootmode
NOR Flash/external ROM
Large-page NAND Flash
(> 1024 + 32 bytes/page)
Small-page NAND Flash
(< 1024 + 32 bytes/page)
#Ce10
Output
1 (Input)
0 (Input)
Bootcodestartaddress
0x2000C in the internal
ROM (Area 1)
0x20004 in the internal
ROM (Area 1)
MBrexecutionaddress
Depending on the
contents in 0xC00000
0x0 in A0RAM
The TQFP24-144pin does not have the BOOT0 pin due to the limited number of pins available (BOOT0 has
been pulled down to VSS inside the IC).
i.6.2area0(a0raM)
Area 0 contains an 8K-byte high-speed RAM (A0RAM). Its location address ranges from 0x0 to 0x1FFF.
Moreover, the S1C33L17 has a built-in 12K-byte RAM (IVRAM) to be used as a video RAM for the LCDC, which
is located in Area 3 by default. If IVRAM is not required for use as a video RAM (e.g. when the LCDC is not used
or when an external SDRAM is used as a video RAM), IVRAM can be moved to Area 0 to expand A0RAM into
20K bytes. The LCDC provides the control bit IRAM (D0/0x301A64) for this switch over. When IRAM = 0 (default),
IVRAM is located in Area 3 and when IRAM = 1, IVRAM is located at 0x2000 to 0x4FFF in Area 0 (immediately
following 8K-byte A0RAM).
iraM: IRAM Assign Bit in the IRAM Select Register (D0/0x301A64)
Since A0RAM (including IVRAM located in Area 0) is accessed directly from the CPU without passing through
the AHB bus, no wait cycles are inserted. A0RAM is accessed in one cycle (with no wait cycle), regardless of
whether accessed in units of bytes, half-words, or words.
Moreover, due to a Harvard architecture, A0RAM can be accessed simultaneously with the fetching of instructions
from external memory (cache).
notes: A0RAM cannot contain IDMA control words or be specified as the source or destination of
DMA transfer.
When the debug monitor S5U1C330M2D1 (MON33) is used to debug, addresses 0x0 to
0xF are configured as an area for debugging. The S5U1C330M2D1 does not allow the user
program to access this address range. When only the S5U1C33001H (ICD33) is used for
debugging, this area can be accessed by the user.
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