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參數(shù)資料
| 型號： | S1C33L17B00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PBGA180 |
| 封裝： | 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180 |
| 文件頁數(shù)： | 317/1026頁 |
| 文件大?。?/td> | 12570K |
| 代理商： | S1C33L17B00E100 |
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is1C33L17sPeCifiCations:overview
i-1-6
ePson
s1C33L17teChniCaLManuaL
Display Features:
Picture-in-Picture Plus (PIP+)
Picture-in-Picture Plus enables a secondary window (or sub-window) within the main display window.
The sub-window may be positioned anywhere within the main window and is controlled through
registers. The sub-window retains the same color depth as the main window.
The speed of generating a sub-window by hardware is faster than software. By using this PIP+ function, it
can greatly speed the GUI performance and CPU can have more performance to assign other processing.
(e.g. Voice etc.)
12 or 16-bit Generic HR-TFT interface
The 12 or 16-bit Generic HR-TFT interface can support 320
× 240 Sharp HR-TFT panel, SII TFT panel
or some other TFT panels. Because the timing of FPFRAM, FPLINE, FPSHIFT and TFT_CTL0–3 are
not fixed for TFT panels, they can be controlled by register setting. By different register settings, you can
get your specified TFT I/F signal timing.
Clock source
The LCDC clock can be internally divided 48 MHz by 1 to 16. The clock division register is located in
CMU part.
operatingvoltage
VDD (Core): 1.70 to 1.90 V (typ. 1.8 V) when a ceramic resonator is used
VDD (Core): 1.65 to 1.95 V (typ. 1.8 V) when a crystal is used or an external clock is input
PLVDD:
1.65 to 1.95 V (typ. 1.8 V)
VDDH (I/O): 2.70 to 3.60 V
when the USB is not used (5-V tolerant I/O not supported)
VDDH (I/O): 3.00 to 3.60 V (typ. 3.3 V) when the USB is used (5-V tolerant I/O not supported)
operatingfrequency
CPU:
66 MHz max.
USB:
48 MHz fixed.
SDRAMC:
90 MHz max.
LCDC:
66 MHz max.
Other peripheral circuits:
66 MHz max.
operatingtemperatures
-40 to 85°C
(0 to 70°C when a ceramic resonator is used)
CurrentConsumption
During SLEEP:
0.3 A typ.
(operation clock = 48 MHz)
During HALT:
3.2 mA typ. (operation clock = 48 MHz)
During execution:
Core
22.0 mA typ. (operation clock = 48 MHz)
SRAMC
3.6 mA typ. (operation clock = 48 MHz, idle state with the clock supplied)
SDRAMC
5.6 mA typ. (operation clock = 48 MHz, idle state with the clock supplied)
DMA
4.1 mA typ. (operation clock = 48 MHz, idle state with the clock supplied)
LCDC
5.6 mA typ. (operation clock = 48 MHz, idle state with the clock supplied)
USB
10.0 mA typ. (operation clock = 48 MHz, idle state with the clock supplied)
ADC
260.0 A typ. (idle state when ADC is enabled)
* By controlling the CPU clock through the Clock-Gear (CMU), current consumption can be reduced.
shippingform
Package: TQFP24-144pin (16 mm
× 16 mm × 1.0 mm and 0.4 mm pin pitch)
PFBGA-180pin (12 mm
× 12 mm × 1.2 mm and 0.8 mm ball pitch)
Die form: 168 pads with pad pitch 90 m
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PDF描述 |
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| S1C60L05F | 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60 |
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