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參數(shù)資料
| 型號： | S1C33L17B00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PBGA180 |
| 封裝： | 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180 |
| 文件頁數(shù)： | 496/1026頁 |
| 文件大小： | 12570K |
| 代理商： | S1C33L17B00E100 |
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): GeneRaL-PuRPose seRiaL inteRFaCe (eFsio)
V-1-22
ePson
s1C33L17 teChniCaL ManuaL
Receive control
(1) enabling receive operations
Use the receive-enable bit RXENx (D6/0x300Bx3) for receive control.
When receiving enabled by writing 1 to this bit, clock input to the shift register is enabled (ready for input),
meaning that it is ready to receive data. Receive operations are disabled and the receive data buffer (FIFO) is
cleared by writing 0 to RXENx (D6/0x300Bx3).
RXenx: Serial I/F Ch.x Receive Enable Bit in the Serial I/F Ch.x Control Register (D6/0x300Bx3)
note: Do not set RXENx (D6/0x300Bx3) to 0 during a receive operation.
(2) Receive procedure
This serial interface has a receive shift register, receive data buffer and a receive data register that are provided
independently of those used for transmit operations.
The received data enters the received data buffer. The receive data buffer is a 4-byte FIFO and can receive data
until it becomes full unless the received data is not read out.
The received data in the buffer can be read by accessing RXDx[7:0] (D[7:0]/0x300Bx1). The older data is out-
put first and cleared by reading.
RXDx[7:0]: Serial I/F Ch.x Receive Data Bits in the Serial I/F Ch.x Receive Data Register (D[7:0]/0x300Bx1)
The number of data in the receive data buffer can be checked by reading RXDxNUM[1:0] (D[7:6]/0x300Bx2).
When RXDxNUM[1:0] (D[7:6]/0x300Bx2) is 0, the buffer contains 0 or 1 data. When RXDxNUM[1:0]
(D[7:6]/0x300Bx2) is 1–3, the buffer contains 2–4 data.
RXDxnuM[1:0]: Number of Ch.x Receive Data in FIFO in the Serial I/F Ch.x Status Register (D[7:6]/0x300Bx2)
Furthermore, RDBFx (D0/0x300Bx2) is provided for indicating whether the receive data buffer is empty or not.
This flag is set to 1 when the receive data buffer contains one or more received data, and is reset to 0 when the
receive data buffer becomes empty by reading all the received data.
RDBFx: Serial I/F Ch.x Receive Data Buffer Full Flag in the Serial I/F Ch.x Status Register (D0/0x300Bx2)
When the receive data buffer has received the specified number or more data (one in standard mode or one to
four in advanced mode), a cause of the receive-buffer full interrupt occurs. Since an interrupt can be generated
as set by the interrupt controller, the received data can be read by an interrupt processing routine. In addition,
since this cause of interrupt can be used to invoke DMA, the received data can be received successively in loca-
tions prepared in memory through DMA transfers.
For details on how to control interrupts/DMA, refer to Section V.1.7, “Serial Interface Interrupts and DMA.”
Figure V.1.4.3.2 shows a receive timing chart in the asynchronous mode.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| S1C60L05F | 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60 |
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參數(shù)描述 |
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| S1C33L26 | 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller |
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