參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 175/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iiBusModuLes:sRaMContRoLLeR(sRaMC)
s1C33L17teChniCaLManuaL
ePson
ii-3-17
II
SRAMC
0x301500:BCLKandsetuptimeControlRegister(psRaMC_BCLK_setuP)
name
address
Registername
Bit
Function
setting
init. R/W
Remarks
–
Ce9BCLK
Ce9hoLd2
Ce9hoLd1
Ce9hoLd0
–
Ce11stuP
Ce4stuP
BCLK
D31–8
D7
D6
D5
D4
D3
D2
D1
D0
reserved
#CE9areaBCLKdividecontrol
#CE9areaoutputdisabletime
reserved
#CE11setuptime
#CE4setuptime
BCLKdividecontrol
–
1
0
–
0
1
–
R/W
–
R/W
0whenbeingread.
00301500
(W)
BCLKand
setuptime
controlregister
(pSRAMC_BCLK
_SETUP)
1 Nosetuptime 0 +1BCLK
–
0to7
–
1 Nosetuptime 0 +1BCLK
1 SRAMC_CLK
× 1/2 0 SRAMC_CLK × 1
1 SRAMC_CLK
× 1/2 0 SRAMC_CLK × 1
d[31:8] Reserved
d7
Ce9BCLK:#Ce9areaBCLKdivideControlBit
The BCLK clock for the #CE9 area is independent of other areas and is generated from the
SRAMC_CLK clock by being divided by 1 or 2. CE9BCLK is used to select this divide-by ratio.
1 (R/W): SRAMC_CLK
× 1/2 (default)
0 (R/W): SRAMC_CLK
× 1
d[6:4]
Ce9hoLd[2:0]:#Ce9areaoutputdisabletimesetupBits
These bits select the output disable time for accessing the #CE9 area.
TableII.3.7.2Settingthe#CE9OutputDisableTime
Ce9hoLd2
1
0
outputdisablecycles
7cycles
6cycles
5cycles
4cycles
3cycles
2cycles
1cycle
None
Ce9hoLd1
1
0
1
0
Ce9hoLd0
1
0
1
0
1
0
1
0
(Default:0b000=None)
When using a device that has a long output disable time, set a delay time to ensure that no contention
for the data bus occurs during the bus operation immediately after a device is read.
d3
Reserved
d2
Ce11stuP:#Ce11setuptimeselectBit
This bit selects the setup time (#CE active to #RD/#WR
active) for the #CE11 signal.
1 (R/W): No setup time
0 (R/W): +1 BCLK (default)
d1
Ce4stuP:#Ce4setuptimeselectBit
This bit selects the setup time (#CE active to #RD/#WR
active) for the #CE4 signal.
1 (R/W): No setup time
0 (R/W): +1 BCLK (default)
d0
BCLK:BCLKdivideControlBit
The BCLK clock is used for SRAM areas except the #CE9 area and is generated from the
SRAMC_CLK clock by being divided by 1 or 2. BCLK is used to select this divide-by ratio.
Note that the BCLK pin output clock will not be divided; it is always the same as the SRAMC_CLK
clock.
1 (R/W): SRAMC_CLK
× 1/2 (default)
0 (R/W): SRAMC_CLK
× 1
Use CE9BCLK (D7) to set BCLK for the #CE9 area.
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PDF描述
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S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
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