參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 541/1026頁
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代理商： S1C33L17B00E100
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): asYnChRonous seRiaL tRansCeiVeR (uaRt)
s1C33L17 teChniCaL ManuaL
ePson
V-2-3
V
UART
V.2.3 Baud-Rate timer (setting Baud Rate)
The UART is clocked by a clock generated using a built-in baud-rate timer (12-bit programmable timer).
The baud-rate timer’s initial value can be set via software, making it possible to program flexible transfer rate/
sampling frequencies.
Data
bus
12-bit reload data register
(BRTRDx)
12-bit down counter
(BRTCDx)
BRTRUNx
Clock generator
Buffer
Underflow
signal
Clock output
SIO_CLK
Baud-rate timer
operating clock
(fBRCLK)
Figure V.2.3.1 Operating clock Genaration by th Baud-Rate Timer
The baud-rate timer is configured with a 12-bit presettable down counter BRTCD2[11:0](D[3:0]/0x300B29,
D[7:0]/0x300B28) and a 12-bit reload data register BRTRD2[11:0] (D[3:0]/0x300B27, D[7:0]/0x300B26) to
set the counter to an initial value.
BRtCD2[11:8]: UART Baud-rate Timer Counter Data [11:8] Bits in the UART Baud-rate Timer Counter
Data Register (MSB) (D[3:0]/0x300B29)
BRtCD2[7:0]:
UART Baud-rate Timer Counter Data [7:0] Bits in the UART Baud-rate Timer Counter
Data Register (LSB) (D[7:0]/0x300B28)
BRtRD2[11:8]: UART Baud-rate Timer Reload Data [11:8] Bits in the UART Baud-rate Timer Reload Data
Register (MSB) (D[3:0]/0x300B27)
BRtRD2[7:0]:
UART Baud-rate Timer Reload Data [7:0] Bits in the UART Baud-rate Timer Reload Data
Register (LSB) (D[7:0]/0x300Bx6)
The baud-rate timer uses the MCLK clock supplied from the CMU as the count clock (BRCLK). For details on
how to set and control the MCLK clock, see Section III.1, “Clock Management Unit (CMU).”
This clock can be automatically turned off in HALT mode (see Section V.1.1.4).
The following procedure generates the clock by the baud-rate timer.
1. Set an initial value to the reload data register BRTRD2[11:0] (D[3:0]/0x300B27, D[7:0]/0x300B26).
2. Set BRTRUN2 (D0/0x300B25) to 1.
BRtRun2:
UART Baud-rate Timer Run/Stop Control Bit in the UART Baud-rate Timer Control
Register (D0/0x300B25)
The baud-rate timer loads the initial value set in the reload data register to the counter when 1 is written to
BRTRUN2 (D0/0x300B25), then starts counting down. When the counter underflows, it outputs an underflow
pulse and reloads the reload data to continue counting.
The underflow occurs in cycles determined by the reload data. The clock generator reverses its output
signal level using the underflow signal to generate a clock with 50% duty ratio and 1/2 the frequency of the
underflow signal. To reduce current consumption, stop the baud-rate timer (set BRTRUN2 to 0) when serial
communications are not needed.
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