參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 631/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): i2s inteRFaCe (i2s)
V-4-36
ePson
s1C33L17 teChniCaL ManuaL
0x00301C18: i2s interrupt Mode select Register (pi2s_int_MoD)
Register name
address
Bit
name
Function
setting
init. R/W
Remarks
i2s interrupt
Mode select
Register
(pi2s_int_MoD)
0x00301C18
(32 bits)
D31–8 –
reserved
–
0 when being read.
D7–6 i2sintMD1
[1:0]
I2S CH.0 interrupt mode select
0x3
0x2
0x1
0x0
Reserved
One data
Whole full
Half full
0
R/W
D5
i2shsMD1 I2S CH.1 HSDMA mode select 1 dual
channels
0 single
channel
0
R/W
D4
i2sinten1 I2S CH.1 interrupt enable
1 Enable
0 Disable
0
R/W
D3–2 i2sintMD0
[1:0]
I2S CH.0 interrupt mode select
0x3
0x2
0x1
0x0
Reserved
One empty
Whole empty
Half empty
0
R/W
D1
i2shsMD0 I2S CH.0 HSDMA mode select 1 dual
channels
0 single
channel
0
R/W
D0
i2sinten0 I2S CH.0 interrupt enable
1 Enable
0 Disable
0
R/W
D[31:8]
Reserved
D[7:6]
i2sintMD1[1:0]: i2s Ch.1 interrupt Mode select Bits
Selects the interrupt mode for I2S CH.1.
Table V.4.8.9 Selecting I2S CH.1 Interrupt Mode
i2sintMD1[1:0]
interrupt mode
0x3
Reserved
0x2
One data interrupt mode
0x1
Whole full interrupt mode
0x0
Half full interrupt mode
(Default: 0x0)
Whole full interrupt mode
While audio data is being input in this mode, the I2S CH.1 generates an interrupt after four received
stereo data have been written to the FIFO. In other words, the FIFO is full when an interrupt occurs.
Therefore, the application program needs to read four stereo data (24 or 16 bits
× 2 channels (L & R)
× 4) from the FIFO at once after an interrupt occurs.
Half full interrupt mode (default)
In this mode, the I2S CH.1 generates an interrupt after two received stereo data have been written to
the FIFO. In this case, the FIFO may be full or it may contain two or three received data (the FIFO
status can be checked using the status bits). The application program needs to read two stereo data (24
or 16 bits
× 2 channels (L & R) × 2) from the FIFO at once after an interrupt occurs.
One data interrupt mode
In this mode, the I2S CH.1 generates an interrupt after one received stereo data has been written to
the FIFO. In this case, the FIFO may be full or it may contain one to three data (the FIFO status can
be checked using the status bits). The application program needs to read one stereo data (24 or 16
bits
× 2 channels (L & R) × 1) from the FIFO at once after an interrupt occurs.
D5
i2shsMD1: i2s Ch.1 hsDMa mode select
This bit controls I2S CH.1 HSDMA mode.
1: dual channels
0: single channel (default)
When this bit =1, both Left and Right channel DMA request signals are asserted at the same time when
the receive FIFO is no longer empty. These signals will invoke HSDMA Ch.2 and Ch.3. HSDMA Ch.2
will read 32- or 16-bit L data and HSDMA Ch.3 will read 32- or 16-bit R data from the I2S receive
FIFO.
When this bit =0, the DMA request signal is asserted when the receive FIFO is no longer empty. This
signal will invoke HSDMA Ch.2 to read 32-bit L and R data from the I2S receive FIFO.
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PDF描述
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S1C60L02F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
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