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參數資料
| 型號： | S1C33L17B00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PBGA180 |
| 封裝： | 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180 |
| 文件頁數： | 601/1026頁 |
| 文件大?。?/td> | 12570K |
| 代理商： | S1C33L17B00E100 |
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): i2s inteRFaCe (i2s)
s1C33L17 teChniCaL ManuaL
ePson
V-4-9
V
I2S
Data output timing
Use DTTMG0[1:0] (D[3:2]/pI2S_CONTRL_CH0 register) for CH.0 and DTTMG1[1:0] (D[3:2]/
pI2S_CONTRL_CH1 register) for CH.1 to select the data output timing.
DttMG0[1:0]: I2S CH.0 Output Data Timing Select Bits in the I2S CH.0 Control (pI2S_CONTRL_CH0)
Register (D[3:2]/0x00301C00)
DttMG1[1:0]: I2S CH.1 Input Data Timing Select Bits in the I2S CH.1 Control (pI2S_CONTRL_CH1)
Register (D[3:2]/0x00301C04)
Table V.4.4.4 Data Input/Output Timing
DttMGx[1:0]
Data output timing mode
0x3
Reserved
0x2
Right justified mode
0x1
Left justified mode
0x0
I2S mode
(Default: 0x0)
When DTTMGx[1:0] is set to 0x0 (default), I2S mode is selected. In this mode, the first bit of each data is
input/output after one I2S_SCK clock delay from the I2S_WS signal edge.
1
2
3
22 or 14 23 or 15 24 or 16
1
2
3
D24 D23
I2S_WSx
I2S_SCKx
Bit clock cycle count
(by setting WSCLKCYCx[3:0])
I2S_SDO0 (24-bit data)
I2S_SDO0/I2S_SDI1 (16-bit data)
(L channel)
(R channel)
(MSB first, number of bit clock cycles = 26 or 18)
D15 D14
D24 D23
D15 D14
26 or 18
25 or 17
D2
D1
D0
D2
D3
D1
D0
Figure V.4.4.7 Data Input/Output Timing 1 (I2S Mode)
When DTTMGx[1:0] is set to 0x1, left justified mode is selected. In this mode, each data input/output starts
at the I2S_WS signal edge.
1
2
3
22 or 14 23 or 15 24 or 16
1
2
3
D24
D2
D1
D0
D23
I2S_WSx
I2S_SCKx
Bit clock cycle count
(by setting WSCLKCYCx[3:0])
I2S_SDO0 (24-bit data)
I2S_SDO0/I2S_SDI1 (16-bit data)
(L channel)
(R channel)
D15
D2
D1
D0
D14
D22
D13
D24 D23
D15 D14
D22
D13
(MSB first, number of bit clock cycles = 26 or 18)
26 or 18
25 or 17
Figure V.4.4.8 Data Input/Output Timing 2 (Left Justified Mode)
When DTTMGx[1:0] is set to 0x2, right justified mode is selected. In this mode, input/output data is right
justified to the I2S_WS signal edge.
1
2
3
4
5
24 or 16
26 or 18
25 or 17
1
2
3
4
5
D24
D2
D1
D0
D23
I2S_WSx
I2S_SCKx
Bit clock cycle count
(by setting WSCLKCYCx[3:0])
I2S_SDO0 (24-bit data)
I2S_SDO0/I2S_SDI1 (16-bit data)
(L channel)
(R channel)
(MSB first, number of bit clock cycles = 26 or 18)
D15
D2
D1
D0
D14
D22
D13
D24 D23
D15 D14
D22
D13
0 or D24
0 or D15
0 or D24
0 or D15
Figure V.4.4.9 Data Input/Output Timing 3 (Right Justified Mode)
note: When using right justified mode, the number of bit clock cycles (sample clock period) must be
equal to or greater than [Data bit size + 2].
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