參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁(yè)數(shù)： 596/1026頁(yè)
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): i2s inteRFaCe (i2s)
V-4-4
ePson
s1C33L17 teChniCaL ManuaL
V.4.4 setting the i2s Module
When performing data transfers via the I2S bus, the following settings must be made before data transfer is actually
begun:
1. Setting the I/O pins
2. Setting the I2S interface clocks
3. Setting the data format and timing
4. Setting interrupts
The following explains the content of each setting.
note: Always make sure the I2S module is not started (I2SSTART0 (D0/pI2S_START register)/I2S-
START1 (D8/pI2S_START register) = 0) before these settings are made. A change of settings
during operation may cause a malfunction.
i2sstaRt0: I2S CH.0 Start/Stop Control Bit in the I2S Start/Stop (pI2S_START) Register (D0/0x00301C10)
i2sstaRt1: I2S CH.1 Start/Stop Control Bit in the I2S Start/Stop (pI2S_START) Register (D8/0x00301C10)
setting the i/o pins
Configure the Port Function Select Registers to enable the I2S input/output functions. For details of pin func-
tions and how to switch over, see Section I.3.3, “Switching Over the Multiplexed Pin Functions.”
setting the i2s interface clocks
The I2S module inputs/outputs the following three clocks:
1. I2S_MCLK (master clock)
2. I2S_SCK (bit clock)
3. I2S_WS (word-select clock)
D0
D23
D2
D1
D0
D15 D14
D2
D1
D22
D0
I2S_MCLK
I2S_WS
I2S_SCK
I2S_SDO0
I2S_SDI1
(L channel)
(R channel)
D0
D15
D2
D1
D0
D15 D14
D2
D1
D14
D0
Figure V.4.4.1 I2S Interface Clocks
The following shows the configurable clock conditions and their control bits. For more information on clock
setting, see Section V.4.10, “Setting the I2S Clocks.”
source clock for i2s_MCLK (master clock)
Either the internal clock (MCLK) or the external clock input from the I2S_MCLK_EXT pin of I2S
CH.0 can be selected as the source clock for the master clock (I2S_MCLK) using MCLKSEL (D15/
pI2S_DV_MCLK_RATIO register).
MCLKseL: I2S_MCLK Source Clock Select Bit in the I2S MCLK Divide Ratio (pI2S_DV_MCLK_RATIO)
Register (D15/0x00301C08)
When MCLKSEL is set to 0 (default), the I2S module generates the master clock (I2S_MCLK) from
MCLK using a frequency divider and outputs the clock from the I2S_MCLK_O pin of I2S CH.0. When
MCLKSEL is set to 1, the clock input from the I2S_MCLK_EXT pin is directly send to the clock genera-
tion circuit in the I2S module to generate the bit clock and the word select clock.
相關(guān)PDF資料
PDF描述
S1C33T01F0A0100 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
S1C38000B0A0100 32-BIT, RISC MICROCONTROLLER, BGA239
S1C60L02F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05D 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, UUC53
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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S1C33L19 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit application Specific Controller
S1C33L26 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller
S1C33L27 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller
S1C33S01 制造商:EPSON 制造商全稱:EPSON 功能描述:32-bit Single Chip Microcontroller
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