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參數(shù)資料
| 型號： | S1C33L17B00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PBGA180 |
| 封裝： | 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180 |
| 文件頁數(shù)： | 81/1026頁 |
| 文件大小： | 12570K |
| 代理商： | S1C33L17B00E100 |
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iiBusModuLes:high-sPeeddMa(hsdMa)
s1C33L17teChniCaLManuaL
ePson
ii-1-1
II
HSDMA
II.1 High-Speed DMA (HSDMA)
ii.1.1FunctionaloutlineofhsdMa
The S1C33L17 contains four channels of HSDMA (High-Speed DMA) circuits that support dual-address transfer
and single-address transfer methods.
Since the control registers required for the HSDMA function are implemented with logic circuits (not located in a
memory), HSDMA requests for data transfer can respond to instantaneously.
note: Channels0to3areconfiguredinthesamewayandhavethesamefunctionality.Signalandcon-
trolbitnamesareassignedchannelnumbers0to3todistinguishthemfromotherchannels.In
thismanual,however,channelnumbers0to3aredesignatedwithan‘x’exceptwheretheymust
bedistinguished,astheexplanationisthesameforallchannels.
dual-addresstransfer
In this method, a source address and a destination address for DMA transfer can be specified and a DMA trans-
fer is performed in two phases. The first phase reads data at the source address into the on-chip temporary reg-
ister. The second phase writes the temporary register data to the destination address.
Unlike IDMA (Intelligent DMA), which has transfer information in memory, this DMA method does not sup-
port a DMA link function but allows high-speed data transfers because it is not necessary to read transfer infor-
mation from a memory.
Memory,
I/O
Datatransfer
(1)
(1)TransferdataisreadfromthesourcememoryorI/Odevice.
(2)TransferdataiswrittentothedestinationmemoryorI/Odevice.
(2)
Destination
Memory,
I/O
Source
HSDMA
Ch.0
Ch.1
Ch.2
Ch.3
ITC
EndofDMA
DMAacknowledge
DMArequest
#DMAREQx
SRAMC/
SDRAMC
#DMAENDx
#DMAACKx
Addressbus
CPU-AHBbus
DMAdatatransfer
requestsignal
Transfercount
endsignal
DMAdatatransfer
acknowledgesignal
Hardware/software
trigger
Databus
FigureII.1.1.1Dual-AddressTransferMethod
The features of dual-address transfer are outlined below.
Source
External memory and internal memory except Areas 0 and 1
Destination
External memory and internal memory except Areas 0 and 1
Transfer data size
8, 16, or 32 bits
Trigger
1. Software trigger (register control)
2. Hardware trigger (external trigger input, causes of interrupts)
Transfer mode
1. Single transfer (one unit of data is transferred by one trigger)
2. Successive transfer (specified number of data are transferred by one trigger)
3. Block transfer (data block of the specified size is transferred by one trigger)
Transfer address control
The source and/or destination addresses can be incremented or decremented in
units of the transfer data size upon completion of transfer.
In successive or block transfers, the address can be reset to the initial value upon
completion of transfer.
#DMAEND output
Goes low at the last access of data transfer by each trigger.
#DMAACK output
Goes low when a DMA request is accepted.
note: A0RAM(area0),SpecificROM(area1),andIVRAM(area0)cannotbespecifiedasthesource
ordestinationforDMAtransfer.WhileIVRAM(area3),DSTRAM(area3),andtheinternalpe-
ripheralI/Oregisters(area6)canbeusedfordual-addresstransfer.
相關PDF資料 |
PDF描述 |
|---|---|
| S1C33T01F0A0100 | 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176 |
| S1C38000B0A0100 | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| S1C60L02F | 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60 |
| S1C60L05F | 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60 |
| S1C60L05D | 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, UUC53 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| S1C33L17D00A000 | 制造商:Seiko Instruments Inc (SII) 功能描述:IC 32BIT MCU 33L17 DIE FORM |
| S1C33L19 | 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit application Specific Controller |
| S1C33L26 | 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller |
| S1C33L27 | 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller |
| S1C33S01 | 制造商:EPSON 制造商全稱:EPSON 功能描述:32-bit Single Chip Microcontroller |
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