參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 104/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iiBusModuLes:high-sPeeddMa(hsdMa)
ii-1-22
ePson
s1C33L17teChniCaLManuaL
1: The data bus is placed in high-impedance state during reading from the I/O device. Furthermore, the exter-
nal memory read/write address is delivered from the memory address registers in the control information
SxADRL and SxADRH.
sxadRL:Ch.xSourceAddress[15:0]intheHSDMACh.xLow-OrderSourceAddressSetupRegister
(STDmode:D[15:0]/0x301124+0x10x,ADVmode:D[15:0]/0x301164+0x10x)
sxadRh:Ch.xSourceAddress(high-orderbits)intheHSDMACh.xHigh-OrderSourceAddressSetup
Register(STDmode:D[11:0]/0x301126+0x10x,ADVmode:D[15:0]/0x301166+0x10x)
2: In standard mode, SxID (D4/0x301162 + 0x10x) is fixed at 0.
successivetransfermode(single-addressmode)
The channel for which DxMOD[1:0] (D[15:14]/0x30112A + 0x10x) in control information is set to 01 oper-
ates in successive transfer mode. In this mode, a data transfer is performed by one trigger a number of times as
set by the transfer counter. The transfer counter is decremented to 0 by one transfer executed.
The operation of HSDMA in successive transfer mode is shown by the flow chart in Figure II.1.6.2.2.
START
END
Transfercounter-1
Transfer
counter=0
N
Y
Increments/decrements
address
: accordingtoSxINor
SxIDsettings
Datareadfromsourceand
datawritetodestination
(1byte,1halfwordor1word)
CleartriggerflagHSx_TF
toacceptnexttrigger
ClearHSDMAenablebit
HSx_EN
Setcause-of-interruptflag
FHDMx
Restoresinitialvaluesto
address
: accordingtoSxINor
SxIDsettings
FigureII.1.6.2.2OperationFlowinSuccessiveTransferMode
(1) When a trigger is accepted, the trigger flag HSx_TF (D0/0x30112E + 0x10x) is cleared. Data of the size
set in the control information is read from the external memory or I/O device according to the specified di-
rection and is written to the I/O device or external memory.
1
(2) The addresses are incremented or decremented according to the SxIN[1:0] (D[13:12]/0x301126 + 0x10x)
or SxID (D4/0x301162 + 0x10x) settings.
2
(3) The transfer counter is decremented.
(4) Steps (1) to (3) are repeated until the transfer counter reaches 0.
(5) The address returns to the initial value if SxIN[1:0] (D[13:12]/0x301126 + 0x10x) is 10 or SxID (D4/
0x301162 + 0x10x) is 1.
2
(6) The HSDMA enable bit HSx_EN (D0/0x30112C + 0x10x) is cleared and HSDMA cause-of-interrupt flag
in ITC is set when the transfer counter reaches 0.
1: The data bus is placed in high-impedance state during reading from the I/O device. Furthermore, the exter-
nal memory read/write address is delivered from the memory address registers in the control information
SxADRL and SxADRH.
2: In standard mode, SxID (D4/0x301162 + 0x10x) is fixed at 0.
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