參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁(yè)數(shù)： 730/1026頁(yè)
文件大小： 12570K
代理商： S1C33L17B00E100
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ViiiPeRiPheRaLMoDuLes6(LCD):LCDContRoLLeR(LCDC)
s1C33L17teChniCaLManuaL
ePson
Viii-1-15
VIII
LCDC
FPshiFt(CLK)signal
The FPSHIFT (CLK) signal polarity for HR-TFT panels can be selected using FPSPOL (D1/0x301A40).
*FPsPoL:FPSHIFTPolaritySelectBitintheHR-TFTSpecialOutputRegister(D1/0x301A40)
When HR-TFT panel is selected (TFTSEL (D31/0x301A60) = 1), the FPSHIFT (CLK) clock does not stop
even in the horizontal non-display period by the default setting. To stop the FPSHIFT clock during the horizon-
tal non-display period, set FPSMASK (D29/0x301A60) to 1.
*FPsMasK:FPSHIFTMaskEnableBitintheLCDCDisplayModeRegister(D29/0x301A60)
FPSPOL=0
FPSMASK=0
FPSPOL=1
FPSMASK=0
FPSPOL=0
FPSMASK=1
FPSPOL=1
FPSMASK=1
FPDAT[15:0]
TFT_CTL3(SPL)
FPSHIFT(CLK)
D1
D2
D3
D319 D320
FigureVIII.1.5.3.4FPSHIFT(CLK)Variations
tFt_CtL1(CLs)pulsestart/stopoffset
The TFT_CTL1 (CLS) pulse position and width can be specified in pixel clock cycles. Use CTL1ST[9:0]
(D[9:0]/0x301A44) to set the pulse start position and CTL1STP[9:0] (D[25:16]/0x301A44) to set the pulse stop
position. These values should be specified an offset from the FPLINE pulse start position.
*CtL1st[9:0]:TFT_CTL1PulseStartOffsetSetupBitsintheTFT_CTL1PulseRegister(D[9:0]/0x301A44)
*CtL1stP[9:0]:TFT_CTL1PulseStopOffsetSetupBitsintheTFT_CTL1PulseRegister(D[25:16]/0x301A44)
By setting this register, the TFT_CTL1 pulse width is set to CTL1STP[9:0] - CTL1ST[9:0] + 1 [Ts].
To program the TFT_CTL1 pulse, CTL1CTL (D3/0x301A40) and PRESET (D2/0x301A40) must be set to 1.
*CtL1CtL:TFT_CTL1ControlBitintheHR-TFTSpecialOutputRegister(D3/0x301A40)
*PReset:TFT_CTL0–2PresetEnableBitintheHR-TFTSpecialOutputRegister(D2/0x301A40)
When CTL1CTL (D3/0x301A40) is set to 0 (default), the TFT_CTL1 pulse is toggled at the FPLINE pulse
start edge.
The TFT_CTL1 and TFT_CTL0 signals can be swapped using CTLSWAP (D0/0x301A40).
TFT_CTL1 pin: CLS output (CTLSWAP = 0), PS output (CTLSWAP = 1)
TFT_CTL0 pin: PS output (CTLSWAP = 0), CLS output (CTLSWAP = 1)
*CtLsWaP:TFT_CTL0/TFT_CTL1SwapBitintheHR-TFTSpecialOutputRegister(D0/0x301A40)
tFt_CtL0(Ps)pulsestart/stopoffset
The TFT_CTL0 (PS) pulse position and width can be specified in pixel clock cycles. Use CTL0ST[9:0]
(D[9:0]/0x301A48) to set the pulse start position and CTL0STP[9:0] (D[25:16]/0x301A48) to set the pulse stop
position. These values should be specified an offset from the FPLINE pulse start position.
*CtL0st[9:0]:TFT_CTL0PulseStartOffsetSetupBitsintheTFT_CTL0PulseRegister(D[9:0]/0x301A48)
*CtL0stP[9:0]:TFT_CTL0PulseStopOffsetSetupBitsintheTFT_CTL0PulseRegister(D[25:16]/0x301A48)
By setting this register, the TFT_CTL0 pulse width is set to CTL0STP[9:0] - CTL0ST[9:0] + 1 [Ts].
To program the TFT_CTL0 pulse, PRESET (D2/0x301A40) must be set to 1.
The TFT_CTL1 and TFT_CTL0 signals can be swapped using CTLSWAP (D0/0x301A40).
相關(guān)PDF資料
PDF描述
S1C33T01F0A0100 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
S1C38000B0A0100 32-BIT, RISC MICROCONTROLLER, BGA239
S1C60L02F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05D 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, UUC53
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
S1C33L17D00A000 制造商:Seiko Instruments Inc (SII) 功能描述:IC 32BIT MCU 33L17 DIE FORM
S1C33L19 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit application Specific Controller
S1C33L26 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller
S1C33L27 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller
S1C33S01 制造商:EPSON 制造商全稱:EPSON 功能描述:32-bit Single Chip Microcontroller
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