參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 83/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iiBusModuLes:high-sPeeddMa(hsdMa)
s1C33L17teChniCaLManuaL
ePson
ii-1-3
II
HSDMA
single-addresstransfer
In this method, data transfers that are normally accomplished by executing data read and write operations back-
to-back are executed on the external bus collectively at one time, thus further speeding up the transfer opera-
tion. The #DMAACKx and #DMAENDx signals are used to control data transfer.
Unlike dual-address transfer, this method does not allow memory to memory data transfer but data transfers can
be performed in minimum cycles.
External
I/O
#RD/#WR
Datatransfer
External
memory
or
external
I/O
HSDMA
Ch.0
Ch.1
Ch.2
Ch.3
ITC
EndofDMA
DMAacknowledge
DMArequest
#DMAREQx
SRAMC
#DMAENDx
#DMAACKx
Addressbus
CPU-AHBbus
DMAdatatransfer
requestsignal
Transfercount
endsignal
Buscontrolsignals
DMAdatatransfer
acknowledgesignal
Hardware/software
trigger
Databus
FigureII.1.1.4Single-AddressTransferMethod
The features of single-address transfer are outlined below.
Source/destination
1. Between an external I/O and an external memory (except SDRAM)
2. Between an external I/O and another external I/O
Transfer data size
8, 16, or 32 bits
Trigger
1. Software trigger (register control)
2. Hardware trigger (external trigger input, causes of interrupts)
Transfer mode
1. Single transfer (one unit of data is transferred by one trigger)
2. Successive transfer (specified number of data are transferred by one trigger)
3. Block transfer (data block of the specified size is transferred by one trigger)
Transfer address control
The source and/or destination addresses can be incremented or decremented in
units of the transfer data size upon completion of transfer.
In successive or block transfers, the address can be reset to the initial value upon
completion of transfer.
#DMAEND output
Goes low at the last access of data transfer by each trigger.
#DMAACK output
Output for accessing the external I/O in every cycle during transfer.
notes: A0RAM(area0),SpecificROM(area1),area2,IVRAM(area0orarea3),DSTRAM(area3)
andtheinternalperipheralI/Oregisters(area6)cannotbeusedforsingle-addresstransfer.
Single-addressmodedoesnotallowdatatransferbetweenmemorydevices.Anexternallogic
circuitisrequiredtoperformsingle-addresstransferbetweenmemorydevices.
Single-address mode does not support the external memory area that is configured for
SDRAM.
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S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
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