參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 493/1026頁
文件大小： 12570K
代理商： S1C33L17B00E100
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V PeRiPheRaL MoDuLes 3 (inteRFaCe): GeneRaL-PuRPose seRiaL inteRFaCe (eFsio)
V-1-20
ePson
s1C33L17 teChniCaL ManuaL
setting the data format
In the asynchronous mode, the data length is 7 or 8 bits as determined by the transfer mode set. The start bit is
fixed at 1.
The stop and parity bits can be set as shown in the Table V.1.4.2.2 using the control bits listed below.
Stop bit select
stPBx: Serial I/F Ch.x Stop-Bit Length Select Bit in the Serial I/F Ch.x Control Register (D3/0x300Bx3)
Parity enable
ePRx: Serial I/F Ch.x Parity Enable Bit in the Serial I/F Ch.x Control Register (D5/0x300Bx3)
Parity mode select
PMDx: Serial I/F Ch.x Parity Mode Select Bit in the Serial I/F Ch.x Control Register (D4/0x300Bx3)
Table V.1.4.2.1 Stop Bit and Parity Bit Settings
PMDx
1
0
1
0
ePRx
1
0
1
0
stPBx
1
0
stop bit
2 bits
1 bit
Parity bit
Odd
Even
None
Odd
Even
Non
Setting PMDx is invalid when EPRx = 0.
note: These bits become indeterminate at initial reset, so be sure to initialize them in the software.
setting the receive FiFo level (advanced mode)
This serial interface incorporates a 4-byte receive FIFO allowing up to 4 bytes of data that can be received with-
out an error even when the receive data register is not read. This serial interface can generate a receive-buffer
full interrupt when the specified number of data are received in the receive FIFO. Use FIFOINTx[1:0] (D[6:5]/
0x300Bx4) to set this number of data. Writing 0–3 to FIFOINTx[1:0] (D[6:5]/0x300Bx4) sets the number of
data to 1–4. The default setting at initial reset is 0 so that a receive-buffer full interrupt will generate when one
data is received.
FiFointx[1:0]: Serial I/F Ch.x Receive Buffer Full Interrupt Timing Select Bits in the Serial I/F Ch.x IrDA
Register (D[6:5]/0x300Bx4)
V.1.4.3 Control and operation of asynchronous transfer
transmit control
(1) enabling transmit operation
Use the transmit-enable bit TXENx (D7/0x300Bx3) for transmit control.
When transmit is enabled by writing 1 to this bit, the clock input to the shift register is enabled (ready for in-
put), thus allowing data to be transmitted.
Transmit is disabled and the transmit data buffer (FIFO) is cleared by writing 0 to TXENx (D7/0x300Bx3).
tXenx: Serial I/F Ch.x Transmit Enable Bit in the Serial I/F Ch.x Control Register (D7/0x300Bx3)
note: Do not set TXENx (D7/0x300Bx3) to 0 during a transmit operation.
(2) transmit procedure
The serial interface contains a transmit shift register and a transmit data register, which are provided indepen-
dently of those used for a receive operation.
Transmit data is written to TXDx[7:0] (D[7:0]/0x300Bx0).
tXDx[7:0]: Serial I/F Ch.x Transmit Data Bits in the Serial I/F Ch.x Transmit Data Register (D[7:0]/0x300Bx0)
In the 7-bit asynchronous mode, bit 7 (MSB) in each register is ignored.
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