參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁(yè)數(shù)： 764/1026頁(yè)
文件大小： 12570K
代理商： S1C33L17B00E100
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ViiiPeRiPheRaLMoDuLes6(LCD):LCDContRoLLeR(LCDC)
Viii-1-46
ePson
s1C33L17teChniCaLManuaL
0x301a40:hR-tFtspecialoutputRegister(pLCDC_tso)
name
address
Registername
Bit
Function
setting
init. R/W
Remarks
–
CtL1CtL
PReset
FPsPoL
CtLsWaP
D31–4
D3
D2
D1
D0
reserved
TFT_CTL1control
TFT_CTL0–2presetenable
FPSHIFTpolarity
TFT_CTL0/TFT_CTL1swap
–
0
–
R/W
0whenbeingread.
ForHR-TFT
0x0mustbesetfor
STNpanels.
00301a40
(W)
hR-tFtspecial
outputregister
(pLCDC_TSO)
–
0
1 Program
Toggle/line
0
1 Program
Preset
0
1 Falling
Rising
0
1 Swap
Notswap
note: ThisregisterisusedonlyforsettingHR-TFTpanelparameters.WhenusinganSTNpanel,leave
thisregisterunalteredas0x0.
D[31:4] Reserved
D3
CtL1CtL:tFt_CtL1ControlBit
Selects the behavior of the TFT_CTL1 (CLS) signal.
1 (R/W): Toggle at the programmed timing
0 (R/W): Toggle every line (default)
Set CTL1CTL to 1 when using the TFT_CTL1 (CLS) signal that has been programmed using the
TFT_CTL1 Pulse Register (0x301A44) or preset with standard conditions. CTL1CTL is set to 0 by de-
fault, in this case the TFT_CTL1 (CLS) signal toggles between high and low every time the FPLINE (LP)
pulse is output.
D2
PReset:tFt_CtL0–2PresetenableBit
Enables use of the programmed TFT_CTL0 (PS), TFT_CTL1 (CLS), and TFT_CTL2 (REV) signals.
1 (R/W): Programmed signals
0 (R/W): Preset signal (default)
By setting PRESET to 1, the signal timing conditions may be programmed using the registers shown
below.
TFT_CTL0 (PS):
TFT_CTL0 Pulse Register (0x301A48)
TFT_CTL1 (CLS): TFT_CTL1 Pulse Register (0x301A44)
TFT_CTL2 (REV): TFT_CTL2 Register (0x301A4C)
When PRESET = 0, the TFT_CTL0, TFT_CTL1, and TFT_CTL2 signals are fixed at low.
D1
FPsPoL:FPshiFtPolarityselectBit
Selects the polarity of the FPSHIFT (CLK) signal for HR-TFT panels.
1 (R/W): Falling edge
0 (R/W): Rising edge (default)
When FPSPOL is set to 1, the FPDAT[11:0] output signal toggles at the rising edge (sampled at the
falling edge) of the FPSHIFT (CLK) signal. When FPSPOL is set to 0, the FPDAT[11:0] output signal
toggles at the falling edge (sampled at the rising edge) of the FPSHIFT (CLK) signal.
D0
CtLsWaP:tFt_CtL0/tFt_CtL1swapBit
Swaps the signal between TFT_CTL1 and TFT_CTL0.
1 (R/W): Swapped (TFT_CTL0 = CLS, TFT_CTL1 = PS)
0 (R/W): Not swapped (TFT_CTL0 = PS, TFT_CTL1 = CLS) (default)
相關(guān)PDF資料
PDF描述
S1C33T01F0A0100 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
S1C38000B0A0100 32-BIT, RISC MICROCONTROLLER, BGA239
S1C60L02F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05D 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, UUC53
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
S1C33L17D00A000 制造商:Seiko Instruments Inc (SII) 功能描述:IC 32BIT MCU 33L17 DIE FORM
S1C33L19 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit application Specific Controller
S1C33L26 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller
S1C33L27 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller
S1C33S01 制造商:EPSON 制造商全稱:EPSON 功能描述:32-bit Single Chip Microcontroller
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