參數(shù)資料
型號： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 102/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iiBusModuLes:high-sPeeddMa(hsdMa)
ii-1-20
ePson
s1C33L17teChniCaLManuaL
ii.1.6.2operationinsingle-addressMode
In single-address mode, data read/write operations are performed simultaneously. The data transfer direction (read
from I/O device
→ write to memory or read from memory → write to I/O device) is set using DxDIR (D14/0x301122
+ 0x10x).
dxdiR:Ch.xTransferDirectionControlBitintheHSDMACh.xControlRegister(D14/0x301122+0x10x)
Single-address mode has three transfer modes, in each of which data transfer operates differently. The following
describes the operation of HSDMA in single-address mode.
#dMaaCKxsignaloutputandbusoperation
When the HSDMA circuit accepts the DMA request, it outputs a low-level pulse from the #DMAACKx pin and
starts bus operation for the memory at the same time.
The contents of this bus operation are as follows:
datatransferfromi/odevicetomemory(dxdiR(d14/0x301122+0x10x)=1)
The address that has been set in the memory address register is output to the address bus.
A write operation is performed under the interface conditions set on the area to which the memory at the desti-
nation of transfer belongs. The data bus is left floating.
The external I/O device outputs the transfer data onto the data bus using the #DMAACKx signal as the read sig-
nal. The memory takes in this data using the write signal.
datatransferfrommemorytoani/odevice(dxdiR(d14/0x301122+0x10x)=0,default)
The address that has been set in the memory address register is output to the address bus.
A read operation is performed under the interface conditions set on the area to which the memory at the source
of transfer belongs.
The memory outputs the transfer data onto the data bus using the read signal.
The external I/O device takes in the data from the data bus using the #DMAACKx signal as the write signal.
The number of bus operations for a DMA transfer is decided according to the transfer data size and I/O device
size as shown in the table below.
TableII.1.6.2.1NumberofBusOperationsPerDMATransfer
transferdatasize
32bits
16bits
Other
numberofbusoperations
4
2
1
i/odevicesize
8bits
16bits
8bits
notes: A0RAM(area0),SpecificROM(area1),area2,IVRAM(area0orarea3),DSTRAM(area3)
andtheinternalperipheralI/Oregisters(area6)cannotbeusedforsingle-addresstransfer.
Single-addressmodedoesnotallowdatatransferbetweenmemorydevices.Anexternallogic
circuitisrequiredtoperformsingle-addresstransferbetweenmemorydevices.
Single-address mode does not support the external memory area that is configured for
SDRAM.
#dMaendxsignaloutput
When the transfer counter reaches 0, the end-of-transfer signal is output from the #DMAENDx pin indicating
that a specified number of transfers has been completed. At the same time, the cause of interrupt (completion of
HSDMA) is generated.
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