參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁數(shù)： 1009/1026頁
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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aPPendix a i/o MaP
s1C33L17 teChniCaL ManuaL
ePson
aP-a-73
AP
I/Omap
0x301a00–0x301a20
LCd Controller
name
address
Register name
Bit
Function
setting
init. R/W
Remarks
–
inten
D31–1
D0
reserved
Frame interrupt enable
–
0
–
R/W
0 when being read.
00301a00
(W)
1 Enabled
0 Disabled
Frame interrupt
register
(pLCDC_INT)
–
intF
–
VndPF
–
PsaVe1
PsaVe0
D31
D30–8
D7
D6–2
D1
D0
Frame interrupt flag
reserved
Vertical display status
reserved
Power save mode
0
–
1
–
0
R/W
–
R
–
R/W
Reset by writing 1.
0 when being read.
00301a04
(W)
1 Generated 0 Not generated
status and
power save
configuration
register
(pLCDC_PS)
1
0
1
0
1
0
PSAVE[1:0]
Mode
Normal operation
Doze mode
reserved
Power save mode
1 VNDP
0 VDP
–
htCnt6
htCnt5
htCnt4
htCnt3
htCnt2
htCnt1
htCnt0
–
hdPCnt6
hdPCnt5
hdPCnt4
hdPCnt3
hdPCnt2
hdPCnt1
hdPCnt0
D31–23
D22
D21
D20
D19
D18
D17
D16
D15–7
D6
D5
D4
D3
D2
D1
D0
reserved
Horizontal total period (HT) setup
HT = HDP + HNDP
HT > HDPS + HDP (for HR-TFT)
reserved
Horizontal display period (HDP)
setup
–
0
–
0
–
R/W
–
R/W
0 when being read.
00301a10
(W)
horizontal
display register
(pLCDC_HD)
–
HT = (HTCNT + 1)
× 8 [Ts]
HNDP = (HTCNT - HDPCNT)
× 8 [Ts]
–
HDP = (HDPCNT + 1)
× 8 [Ts]
–
VtCnt9
VtCnt8
VtCnt7
VtCnt6
VtCnt5
VtCnt4
VtCnt3
VtCnt2
VtCnt1
VtCnt0
–
VdPCnt9
VdPCnt8
VdPCnt7
VdPCnt6
VdPCnt5
VdPCnt4
VdPCnt3
VdPCnt2
VdPCnt1
VdPCnt0
D31–26
D25
D24
D23
D22
D21
D20
D19
D18
D17
D16
D15–10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
reserved
Vertical total period (VT) setup
VT = VDP + VNDP
VT > VDPS + VDP (for HR-TFT)
reserved
Vertical display period (VDP)
setup
–
0
–
0
–
R/W
–
R/W
0 when being read.
00301a14
(W)
Vertical display
register
(pLCDC_VD)
–
VT = VTCNT + 1 [lines]
VNDP = HTCNT - HDPCNT
[lines]
–
VDP = VDPCNT + 1 [lines]
–
Mod5
Mod4
Mod3
Mod2
Mod1
Mod0
D31–6
D5
D4
D3
D2
D1
D0
reserved
LCD MOD rate
MOD5 = MSB
MOD0 = LSB
–
0
–
R/W
0 when being read.
00301a18
(W)
Mod rate
register
(pLCDC_MR)
–
0x0 to 0x3F
–
hdPsCnt9
hdPsCnt8
hdPsCnt7
hdPsCnt6
hdPsCnt5
hdPsCnt4
hdPsCnt3
hdPsCnt2
hdPsCnt1
hdPsCnt0
D31–10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
reserved
Horizontal display period start
position for HR-TFT
HT > HDPS + HDP
–
0
–
R/W
0 when being read.
0x0 must be set for
STN panels.
00301a20
(W)
horizontal
display start
position
register
(pLCDC_HDPS)
–
HDPS = HDPSCNT + 1 [pixels]
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PDF描述
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S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
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