參數(shù)資料
型號(hào)： S1C33L17B00E100
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.2 MM HEIGHT, 0.80 MM PITCH, PLASTIC, BGA-180
文件頁(yè)數(shù)： 186/1026頁(yè)
文件大?。?/td> 12570K
代理商： S1C33L17B00E100
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iiBusModuLes:sdRaMContRoLLeR(sdRaMC)
s1C33L17teChniCaLManuaL
ePson
ii-4-3
II
SDRAMC
ii.4.1.3ConfigurationofsdRaM
sdRaMarea
The #CE7 area (area 7, area 19, or area 22) is reserved for the SDRAMC. However, the #CE7 area is configured
for an SRAM area controlled with the SRAMC and the SDRAMC is disabled at initial reset. Therefore, to
use an SDRAM, the #CE7 area must be configured as the SDRAM area by setting SDON (D4/0x301600) and
APPON (D1/0x301610) to 1.
sdon:SDRAMControllerEnableBitintheSDRAMInitialRegister(D4/0x301600)
aPPon:SDAPPControlBitintheSDRAMApplicationConfigurationRegister(D1/0x301610)
note: When SDON (D4/0x301600) and APPON (D1/0x301610) are set to 1, the #CE7 area external
SRAMaccessconditionssetintheSRAMCaredisabled.
settingsdRaMsizeandaccessconditions
The table below lists the conditions related to SDRAM size and timing parameters that the SDRAMC can
accommodate.
TableII.4.1.3.1SDRAMSetupItems
setupitem
SDRAMaddress
configuration
CASlatency
Burstlength
tRP,tRCD
tRAS
tRC,tRFC,tXSR
Content
32M
×16bits×1
16M
×16bits×1
8M
×16bits×1
4M
×16bits×1
1M
×16bits×1(default)
16M
×8bits×2
8M
×8bits×2
2M
×8bits×2
3,2(default)or1
2(fixed)
1(default)to4cycles
1(default)to8cycles
1to16cycles(default:15)
Controlbitsettings
ADDRC[2:0](D[2:0]/0x301604)=111
ADDRC[2:0](D[2:0]/0x301604)=011
ADDRC[2:0](D[2:0]/0x301604)=010
ADDRC[2:0](D[2:0]/0x301604)=001
ADDRC[2:0](D[2:0]/0x301604)=000(default)
ADDRC[2:0](D[2:0]/0x301604)=110
ADDRC[2:0](D[2:0]/0x301604)=101
ADDRC[2:0](D[2:0]/0x301604)=100
CAS[1:0](D[3:2]/0x301610)=11,10(default)or01
–
T24NS[1:0](D[13:12]/0x301604)=00(default)to11
T60NS[2:0](D[10:8]/0x301604)=000(default)to111
T80NS[3:0](D[7:4]/0x301604)=0000to1110(default)and1111
sdRaMaddressconfiguration
Use ADDRC[2:0] (D[2:0]/0x301604) to select SDRAM size and chip configuration. This selection also sets up
the bank size, column address size (page size), and row address size.
addRC[2:0]:SDRAMAddressConfigurationBitsintheSDRAMConfigurationRegister(D[2:0]/0x301604)
TableII.4.1.3.2SelectingSDRAMSize
sdRaMconfiguration
32M
×16-bit×1
16M
×8-bit×2
8M
×8-bit×2
2M
×8-bit×2
16M
×16-bit×1
8M
×16-bit×1
4M
×16-bit×1
1M
×16-bit×1
addRC2
1
0
addRC1
1
0
1
0
addRC0
1
0
1
0
1
0
1
0
Bank
4
2
4
2
Row
8K
4K
2K
8K
4K
2K
Column
1K
512
256
Memorysize
64Mbytes
32Mbytes
16Mbytes
4Mbytes
32Mbytes
16Mbytes
8Mbytes
2Mbytes
The relationship between the CPU addresses and the Bank, Column, and Row addresses is shown below.
A(m+n+p)
Bankaddress
Rowaddress
Columnaddress
A(m+n+1)
A(m+n)
A(m+1)
A(m)
A1
A0
DQM
FigureII.4.1.3.1SDRAMAddress
m: Column address size (number of bits) 8 bits (256), 9 bits (512), or 10 bits (1K)
n: Row address size (number of bits)
11 bits (2K), 12 bits (4K), or 13 bits (8K)
p: Bank address size (number of bits)
1 bit (2 banks) or 2 bits (4 banks)
When reading/writing byte data, the SDRAM controller decodes A0/BSL and WRH/BSH into DQML and
DQMH.
Upper address bits that are not used (depending on memory size) are all set to 0s.
相關(guān)PDF資料
PDF描述
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S1C38000B0A0100 32-BIT, RISC MICROCONTROLLER, BGA239
S1C60L02F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05D 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, UUC53
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參數(shù)描述
S1C33L17D00A000 制造商:Seiko Instruments Inc (SII) 功能描述:IC 32BIT MCU 33L17 DIE FORM
S1C33L19 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit application Specific Controller
S1C33L26 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller
S1C33L27 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 32-bit Application Specific Controller
S1C33S01 制造商:EPSON 制造商全稱:EPSON 功能描述:32-bit Single Chip Microcontroller
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