參數(shù)資料
型號(hào)： G2CORERMAD
英文描述： Errata to G2 PowerPC Core Reference Manual Rev. 0
中文描述： 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0
文件頁(yè)數(shù)： 80/506頁(yè)
文件大?。?/td> 6720K
代理商： G2CORERMAD
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1-38
G2 PowerPC Core Reference Manual
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MOTOROLA
Implementation-Specific Information
1.3.8.2
Data Address Breakpoint Registers (DABR and DABR2)
DABR and DABR2 cause a breakpoint exception (subset of the DSI exception) if there is
a match between the CEA field and the address of any data access and the data breakpoint
is enabled. DABR[CEA] and DABR2[CEA] hold an effective address to which each data
access address is compared. In addition, data breakpoints are enabled for write and read
accesses individually by setting bit 30 and bit 31 of the DABR, respectively. Finally, the
data address breakpoint translation bit (DABR[BT]) must match MSR[DR] for a match to
occur.
The data access that causes a match is not performed before the data breakpoint exception
is taken. When the exception occurs, the DAR is set to the address of the data access that
caused the breakpoint, and DSISR[9] is set. The address of the instruction associated with
the matching data access is saved in SRR0. Upon execution of an
rfi
instruction, the
instruction addressed in SRR0 is retired, and all results are committed to the destination
address in memory.
1.3.8.3
Breakpoint Signaling
The breakpoint signaling provided on the G2_LE core allows observability of breakpoint
matches external to the core. The core_iabr
,
core_iabr2, core_dabr, and core_dabr2
breakpoint signals are asserted for at least one bus clock cycle when the respective
breakpoint occurs.
When DBCR and IBCR are configured for an OR combinational signal type, the
breakpoint signals core_iabr, core_iabr2 and core_dabr, core_dabr2 reflect their
respective breakpoints.
When the DBCR and IBCR are configured for AND combinational signal type, only
the core_iabr2 and core_dabr2
breakpoint signals are asserted after the AND
condition is met (both instruction breakpoints occurred or both data breakpoints
occurred).
The breakpoint signaling conditions are described in Chapter 11, “Debug Features.”
1.3.8.4
Other Debug Resources
In addition to the four breakpoint registers and two breakpoint control registers, other
internal register values control and observe the effects of breakpoint conditions. Table 1-5
shows these registers and their bits.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料
PDF描述
G2RL-1
G2RL-14
G2RL-14-CF
G2RL-14-CFDC12
G2RL-14DC12
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
G2D 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER
G2D/4 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
G2D01D01024.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D01D01060.0 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY
G2D120-AA04-01 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01
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