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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 26/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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Tables
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Title
Page
Number
xxvi
G2 PowerPC Core Reference Manual
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MOTOROLA
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Floating-Point Compare Instructions ........................................................................3-18
Floating-Point Move Instructions..............................................................................3-18
Integer Load Instructions...........................................................................................3-20
Integer Store Instructions...........................................................................................3-21
Integer Load and Store with Byte-Reverse Instructions............................................3-22
Integer Load and Store Multiple Instructions............................................................3-23
Integer Load and Store String Instructions................................................................3-23
Floating-Point Load Instructions...............................................................................3-24
Floating-Point Store Instructions...............................................................................3-25
Branch Instructions....................................................................................................3-27
Condition Register Logical Instructions....................................................................3-27
Trap Instructions........................................................................................................3-27
Move To/From Condition Register Instructions........................................................3-28
Memory Synchronization Instructions—UISA.........................................................3-29
Move From Time Base Instruction............................................................................3-30
Memory Synchronization Instructions—VEA..........................................................3-31
User-Level Cache Instructions ..................................................................................3-31
External Control Instructions ....................................................................................3-32
System Linkage Instructions .....................................................................................3-33
Move To/From Machine State Register Instructions.................................................3-33
Move To/From Special-Purpose Register Instructions..............................................3-34
Implementation-Specific SPR Encodings (
mfspr
) ...................................................3-34
Segment Register Manipulation Instructions ............................................................3-36
Translation Lookaside Buffer Management Instructions..........................................3-37
Combinations of W, I, and M Bits.............................................................................4-13
MEI State Definitions................................................................................................4-16
core_cse[0:1] Signal Encoding..................................................................................4-18
Memory Coherency Actions on Load Operations.....................................................4-19
Memory Coherency Actions on Store Operations.....................................................4-20
Response to Bus Transactions...................................................................................4-20
Bus Operations Caused by Cache Control Instructions (WIM = 001)......................4-27
MEI State Transitions................................................................................................4-29
Cache Organization ...................................................................................................4-32
HID0 Bits Used to Perform Cache Locking..............................................................4-33
HID2 Bits Used to Perform Cache Way-Locking.....................................................4-33
MSR Bits Used to Perform Cache Locking ..............................................................4-33
Example BAT Settings for Cache Locking ...............................................................4-35
MSR Bits for Disabling Exceptions ..........................................................................4-35
G2 Core DWLCK[0–2] Encodings ...........................................................................4-38
Example BAT Settings for Cache Locking ...............................................................4-39
MSR Bits for Disabling Exceptions ..........................................................................4-40
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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