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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 358/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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8-46
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
Timing Comments
Assertion/Negation—May occur on any cycle following the
assertion of core_qreq, and must be held asserted for a minimum of
one bus clock cycle.
8.3.11.2 Quiescent Request (core_qreq)—Output
Following are the state meaning and timing comments for the core_qreq signal.
State Meaning
Asserted—Indicates that the core is requesting all bus activity
normally required to be snooped to terminate or to pause so the core
may enter the quiescent (low-power) state. Once the core enters a
quiescent state, it no longer snoops bus activity.
Negated—Indicates that the core is not making a request to enter the
quiescent state.
Timing Comments
Assertion/Negation—May assert on any cycle. core_qreq remains
asserted for the duration of the quiescent state.
8.3.11.3 Reservation (core_rsrv)—Output
Following are the state meaning and timing comments for the core_rsrv output.
State Meaning
Asserted/Negated—Represents the state of the reservation
coherency bit in the reservation address register that is used by the
lwarx
and
stwcx.
instructions. See Section 9.8.1, “Support for the
lwarx/stwcx.
Instruction Pair.”
Timing Comments
Assertion/Negation—Occurs synchronously with respect to bus
clock cycles. The execution of an
lwarx
instruction sets the internal
reservation condition.
8.3.11.4 Time Base Enable (core_tben)—Input
Following are the state meanings and timing comments for the core_tben input.
State Meaning
Asserted—Indicates that the time base should continue clocking.
This input is essentially a count enable control for the time base
counter.
Negated—Indicates that the time base should stop clocking.
Timing Comments
Assertion/Negation—May occur on any cycle.
8.3.11.5 TLBI Sync (core_tlbisync)—Input
Following are the state meaning and timing comments for the core_tlbisync input.
State Meaning
Asserted—Indicates that instruction execution should stop after
execution of a
tlbsync
instruction.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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