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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 130/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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3-22
G2 PowerPC Core Reference Manual
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MOTOROLA
Instruction Set Summary
The G2_LE core supports the true little-endian mode. In true little-endian mode, the core
treats the memory and I/O subsystems as little-endian memory. In this case, instruction and
data bytes are reserved as follows:
The byte reversing for instruction accesses occurs before the instruction is decoded.
The byte reversing occurs for data accesses when the data item is being moved to or
from the GPR.
Therefore, byte reversal during the load or store accesses is performed between memory or
the data cache, and the register files.
Implementation Note
—In some implementations, load byte-reverse instructions (
lhbrx
and
lwbrx
) may have greater latency than other load instructions; however, these
instructions operate with the same latency as other load instructions in the core.
3.2.4.3.6
Integer Load and Store Multiple Instructions
The integer load/store multiple instructions are used to move blocks of data to and from the
GPRs. In some implementations, these instructions are likely to have greater latency and
take longer to execute, perhaps much longer, than a sequence of individual load or store
instructions that produce the same results.
Implementation Notes
—The following describes the G2 core implementation of the
load/store multiple instruction:
The load multiple and store multiple instructions may have operands that require
memory accesses crossing a 4-Kbyte page boundary. As a result, these instructions
may be interrupted by a DSI exception associated with the address translation of the
second page. In this case, the core performs some or all of the memory references
from the first page, and none of the memory references from the second page before
taking the exception. On return from the DSI exception, the load or store multiple
instruction will re-execute from the beginning. For additional information, refer to
“DSI Exception (0x00300)” in Chapter 6, “Exceptions,” in the
Programming
Environments Manual
.
The PowerPC architecture defines the load multiple word (
lmw
) instruction with
r
A
in the range of registers to be loaded as an invalid form. It defines the load multiple
and store multiple instructions with misaligned operands (that is, the EA is not a
multiple of four) to cause an alignment exception. The core defines the load multiple
Table 3-16. Integer Load and Store with Byte-Reverse Instructions
Name
Mnemonic
Operand Syntax
Load Half Word Byte-Reverse Indexed
lhbrx
r
D
,r
A
,r
B
Load Word Byte-Reverse Indexed
lwbrx
r
D
,r
A
,r
B
Store Half Word Byte-Reverse Indexed
sthbrx
r
S
,r
A
,r
B
Store Word Byte-Reverse Indexed
stwbrx
r
S
,r
A
,r
B
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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