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參數資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數： | 342/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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8-30
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
the core ignores core_dbwo and assumes data bus ownership for the
next pending read request.
Negation—May occur any time after a qualified core_dbg and
before the next assertion of core_dbg.
8.3.6.3
Data Bus Busy
There is both a data bus busy input and data bus busy output signal on the G2 core. Data
bus busy output enable and high-impedance enable signals are also implemented on the G2
core.
8.3.6.3.1
Data Bus Busy In (core_dbb_in)
Following are the state meaning and timing comments for core_dbb_in.
State Meaning
Asserted—Indicates that another device is the bus master.
Negated—Indicates that the data bus is free (with proper
qualification, see core_dbg) for use by the core.
Timing Comments
Assertion—Must occur when the core must be prevented from using
the data bus.
Negation—May occur whenever the data bus is available.
8.3.6.3.2
Data Bus Busy Out (core_dbb_out)
The core also implements data bus busy output enable and data bus busy high-impedance
enable signals. core_dbb_out acts as follows:
If core_dbb_tre is asserted, the output is in one of the following three states—high
impedance, driven high, or driven low.
If core_dbb_tre is negated, the output is either driven to the high or low state. In this
case, a valid value on core_dbb_out exists when core_dbb_oe is asserted.
Following are the state meaning and timing comments for core_dbb_out.
State Meaning
Asserted—Indicates that the core is the 60x data bus master. The G2
core always assumes data bus mastership if it needs the data bus and
is given a qualified data bus grant (see core_dbg).
Negated—Indicates that the core is not using the data bus.
Timing Comments
Assertion—Occurs during the bus clock cycle following a qualified
core_dbg.
Negation—Occurs for a minimum of one-half bus clock cycle
(dependent on clock mode) following the assertion of the final
core_ta.
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關代理商/技術參數 |
參數描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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