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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 226/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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5-34
G2 PowerPC Core Reference Manual
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MOTOROLA
Exception Definitions
The G2_LE core only recognizes the interrupt condition (core_cint asserted) if the
MSR[CE] bit is set; it ignores the interrupt condition if the MSR[CE] bit is cleared. To
guarantee that the critical interrupt is taken, the core_cint signal must be held asserted until
the G2_LE core takes the interrupt. If the core_cint signal is negated before the interrupt is
taken, the G2_LE core is not guaranteed to take a critical interrupt. The interrupt handler
must send a command to the device that asserted core_cint, acknowledging the interrupt
and instructing the device to negate core_cint before the handler re-enables recognition of
critical interrupts.
The additional SPRG4–7 registers on the G2_LE core can reduce overall latency for critical
interrupts, as fewer GPRs need to be saved upon entering a critical interrupt handler
routine. The G2_LE core also implements the
rfci
instruction for specifically returning
from critical interrupt routines and restoring the processor state from CSRR0 and CSRR1.
5.5.11 System Call Exception (0x00C00)
The G2 core implements the system call exception as it is defined by the PowerPC
architecture. A system call exception request is made when a system call (
sc
) instruction is
completed. If no higher priority exception exists, the system call exception is taken, with
SRR0 being set to the EA of the instruction following the
sc
instruction. Register settings
for this exception are described in Chapter 6, “Exceptions,” in the
Programming
Environments Manual.
When a system call exception is taken, instruction execution for the handler begins at offset
0x00C00 from the physical base address indicated by MSR[IP].
5.5.12 Trace Exception (0x00D00)
The trace exception is taken under one of the following conditions:
When MSR[SE] is set, a single-step instruction trace exception is taken when no
higher priority exception exists and any instruction (other than
rfi
,
rfci
,
mtmsr
, or
isync
) is successfully completed. Note that other processors will take the trace
Table 5-18. Critical Interrupt—Register Settings
Register
Setting
CSRR0
Set to the effective address of the instruction that the processor would have attempted to execute next
if no interrupt conditions were present.
CSRR1
0–15
16–31 Loaded from MSR[16–31]
Cleared
MSR
POW 0
TGPR 0
ILE
EE
PR
—
0
0
FP
ME
FE0
SE
BE
0
—
0
0
0
FE1
CE
IP
IR
DR
0
0
—
0
0
RI
LE
0
Set to value of ILE
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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