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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 488/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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Glossary-12
G2 PowerPC Core Reference Manual
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MOTOROLA
Register indirect with index addressing.
A form of addressing that
specifies that the contents of two GPRs be added together to yield the
target address for the load or store.
Rename register.
Temporary buffers used by instructions that have finished
execution but have not completed.
Reservation.
The processor establishes a reservation on a
cache block
of
memory space when it executes an
lwarx
instruction to read a
memory semaphore into a GPR.
Reservation station.
A buffer between the dispatch and execute stages that
allows instructions to be dispatched even though the results of
instructions on which the dispatched instruction may depend are not
available.
Retirement.
Removal of the completed instruction from the CQ.
RISC (reduced instruction set computing).
An
architecture
characterized
by fixed-length instructions with nonoverlapping functionality and
by a separate set of load and store instructions that perform memory
accesses.
S
Scan interface.
The G2 test interface.
Secondary cache.
A cache memory that is typically larger and has a longer
access time than the primary cache. A secondary cache may be
shared by multiple devices. Also referred to as L2, or level-2, cache.
Set
(
v
)
.
To write a nonzero value to a bit or bit field; the opposite of
clear
.
The term ‘set’ may also be used to generally describe the updating of
a bit or bit field.
Set
(
n
)
.
A subdivision of a
cache
. Cacheable data can be stored in a given
location in one of the sets, typically corresponding to its lower-order
address bits. Because several memory locations can map to the same
location, cached data is typically placed in the set whose
cache block
corresponding to that address was used least recently. See
Set-associative
.
Set-associative.
Aspect of cache organization in which the cache space is
divided into sections, called
sets
. The cache controller associates a
particular main memory address with the contents of a particular set,
or region, within the cache.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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