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參數資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數： | 375/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 9. Core Interface Operation
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9-7
Memory Access Protocol
when core_bg is asserted and core_abb_in and core_artry_in (after core_aack) are
not asserted.
If the G2 core is parked, core_br need not be asserted for the qualified bus grant.
core_abb_out (address bus busy)—Assertion by the core indicates that the core is
the address bus master.
The following list describes the data arbitration signals:
core_dbg (data bus grant)—Indicates that the core may, with the proper
qualification, assume mastership of the data bus. A qualified data bus grant occurs
when core_dbg is asserted while core_dbb_in, core_drtry, and core_artry_in are
negated; that is, the data bus is not busy (core_dbb_in is negated), there is no
outstanding attempt to retry the current data tenure (core_drtry is negated), and there
is no outstanding attempt to perform an core_artry_in of the associated address
tenure.
core_dbb
x
is driven by the current bus master, core_drtry is driven only by the
system, and core_artry is driven from the bus, but only for the address tenure
associated with the current data tenure (that is, not from another address tenure).
core_dbwo (data bus write only)—Assertion indicates that the core may perform the
data bus tenure for an outstanding write address even if a read address is pipelined
before the write address. If core_dbwo is asserted, the core assumes data bus
mastership for a pending data bus write operation; the core takes the data bus for a
pending read operation if this input is asserted along with core_dbg and no write is
pending. Care must be taken with core_dbwo to ensure the desired write is queued
(for example, a cache-line snoop push-out operation).
core_dbb_out (data bus busy)—Assertion by the core indicates that the core is the
data bus master. The core always assumes data bus mastership if it needs the bus and
is given a qualified data bus grant (see core_dbg).
For more detailed information on the arbitration signals, refer to Section 8.3.1, “Address
Bus Arbitration Signals,” and Section 8.3.6, “Data Bus Arbitration Signals.”
9.2.2
Address Pipelining and Split-Bus Transactions
The 60x bus protocol provides independent address and data bus capability to support
pipelined and split-bus transaction system organizations. Address pipelining allows the
address tenure of a new bus transaction to begin before the data tenure of the current
transaction has finished. Split-bus transaction capability allows other bus activity to occur
(either from the same master or from different masters) between the address and data
tenures of a transaction.
While this capability does not inherently reduce memory latency, support for address
pipelining and split-bus transactions can greatly improve effective bus/memory throughput.
For this reason, these techniques are most effective in shared-memory multiprocessor
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關代理商/技術參數 |
參數描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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