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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 338/506頁 |
| 文件大小： | 6720K |
| 代理商： | G2CORERMAD |
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8-26
G2 PowerPC Core Reference Manual
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MOTOROLA
Signal Descriptions
8.3.5
Address Transfer Termination Signals
The address transfer termination signals are used to indicate either that the address phase
of the transaction has completed successfully or must be repeated, and when it should be
terminated. For detailed information about how these signals interact, see Section 9.3.3,
“Address Transfer Termination.”
8.3.5.1
Address Acknowledge (core_aack)—Input
Following are the state meaning and timing comments for the core_aack input.
State Meaning
Asserted—Indicates that the address phase of a transaction is
complete. Causes core_a_oe to negate on the next bus clock cycle.
The G2 core also samples core_artry_in on the bus clock cycle
simultaneous with core_aack and on the bus cycle following the
assertion of core_aack. The assertion of core_artry_in on the bus
clock cycle simultaneous with the assertion of core_aack is known
as an early address retry.
Negated—Indicates that the address bus and transfer attributes must
remain driven when core_abb_out is asserted.
Timing Comments
Assertion—May occur as early as the bus clock cycle after
core_ts_out is asserted (unless the G2 core is configured for 1:1 or
1.5:1 clock modes, when core_aack can be asserted no sooner than
the second cycle following the assertion of core_ts_out—one
address wait state); assertion can be delayed to allow adequate
address access time for slow devices. For example, if an
implementation supports slow snooping devices, an external arbiter
can postpone the assertion of core_aack.
Negation—Must occur one bus clock cycle after the assertion of
core_aack.
8.3.5.2
Address Retry
There is both an address retry input and address retry output signal on the G2 core. The core
also implements address retry output enable and address retry high-impedance enable
signals.
8.3.5.2.1
Address Retry In (core_artry_in)
Following are the state meaning and timing comments for core_artry_in.
State Meaning
Asserted—If the G2 core is the address bus master, core_artry_in
indicates that the core must retry the preceding address tenure and
immediately negate core_br (if asserted). If the associated data
F
Freescale Semiconductor, Inc.
n
.
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| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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