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參數(shù)資料
| 型號(hào)： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊(cè)牧師0 |
| 文件頁數(shù)： | 395/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 9. Core Interface Operation
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9-27
Data Bus Tenure
For read bursts, core_drtry may be asserted one bus clock cycle after core_ta is asserted to
signal that the data presented with core_ta is invalid and that the processor must wait for
the negation of core_drtry before forwarding data to the processor (see Figure 9-11). Thus,
a data beat can be terminated by a predicted branch with core_ta and then one bus clock
cycle later confirmed with the negation of core_drtry. The core_drtry signal is valid only
for read transactions. core_ta must be asserted on the bus clock cycle before the first bus
clock cycle of the assertion of core_drtry; otherwise the results are undefined.
The core_drtry signal extends data bus mastership such that other processors cannot use the
data bus until core_drtry is negated. Therefore, in the example shown in Figure 9-11,
core_dbb_out cannot be asserted until bus clock cycle 5. This is true for both read and write
operations even though core_drtry does not extend bus mastership for write operations.
Figure 9-11. Termination with DRTRY
Figure 9-12 shows the effect of using core_drtry during a burst read. It also shows the effect
of using core_ta to pace the data transfer rate. Notice that in bus clock cycle 3 in
Figure 9-12, core_ta is negated for the second data beat. The G2 core data pipeline does not
proceed until bus clock cycle 4, when core_ta is reasserted.
Note that core_drtry is useful for systems that implement predicted forwarding of data such
as those with direct-mapped, second-level caches where hit/miss is determined on the
following bus clock cycle, or for parity- or ECC-checked memory systems.
Note that core_drtry may not be implemented on other processors of this family.
9.4.4.3
Data Transfer Termination Due to a Bus Error
The
core_tea signal indicates that a bus error occurred. It may be asserted while
core_dbb_out (and/or core_drtry for read operations) is asserted. Asserting core_tea to the
1
2
3
4
5
core_ts_out
qual_dbg
core_dbb_out
Data
core_ta_in
core_drtry
Bus Clock
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時(shí)間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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