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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 209/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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MOTOROLA
Chapter 5. Exceptions
5-17
Process Switching
functions as
rfi
, except that it uses CSRR0 and CSRR1 to restore the processor state. Thus,
execution of the
rfci
instruction ensures the following:
CSRR1[0, 5–9, 16–31] are placed into the corresponding bits of the MSR. If the new
MSR value does not enable any pending exceptions, the next instruction is fetched
from the address defined by CSRR0[0–29] || 0b00.
If the new MSR value enables one or more pending exceptions, the exception
associated with the highest priority pending exception is generated. In this case, the
exception processing mechanism places in SRR0 the address of the instruction
which would have executed next had the exception not occurred.
5.3
Process Switching
The operating system should execute one of the following when processes are switched:
The
sync
instruction, which orders the effects of instruction execution. All
instructions previously initiated appear to have completed before the
sync
instruction completes, and no subsequent instructions appear to be initiated until the
sync
instruction completes. For an example showing the use of a
sync
instruction,
see Chapter 2, “Register Set,” of the
Programming Environments Manual.
The
isync
instruction, which waits for all previous instructions to complete and then
discards any fetched instructions, causing subsequent instructions to be fetched (or
refetched) from memory and to execute in the context (privilege, translation,
protection, etc.) established by the previous instructions.
The
stwcx.
instruction, to clear any outstanding reservations, which ensures that an
lwarx
instruction in the old process is not paired with an
stwcx.
instruction in the
new process.
The operating system should set the MSR[RI] bit as described in Section 5.2.4, “Setting
MSR[RI].”
5.4
Exception Latencies
Latencies for taking various exceptions depend on the state of the machine when the
exception conditions occur. This latency may be as short as one cycle, in which case an
exception is signaled in the cycle following the appearance of the exception condition. The
latencies are as follows:
Hard reset and machine check—In most cases, a hard reset or machine check
exception will have a single-cycle latency. A two- to three-cycle delay may occur
only when a predicted instruction is next to complete, and the branch guess that
forced this instruction to be predicted was resolved to be incorrect.
Soft reset—The latency of a soft reset exception is affected by recoverability. The
time to reach a recoverable state may depend on the time needed to complete or
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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