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參數(shù)資料
| 型號： | G2CORERMAD |
| 英文描述： | Errata to G2 PowerPC Core Reference Manual Rev. 0 |
| 中文描述： | 勘誤表的G2 PowerPC的核心參考手冊牧師0 |
| 文件頁數(shù)： | 412/506頁 |
| 文件大?。?/td> | 6720K |
| 代理商： | G2CORERMAD |
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9-44
G2 PowerPC Core Reference Manual
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MOTOROLA
Using core_dbwo (Data Bus Write Only)
Figure 9-22. core_dbwo Transaction
Note that although the G2 core can pipeline any write transaction behind the read
transaction, special care should be used when using the enveloped write feature. It is
envisioned that most core implementations will not need this capability; for these
applications, core_dbwo should remain negated. In cores where this capability is needed,
core_dbwo should be asserted under the following scenario:
1. The G2 core initiates a read transaction (either single-beat or burst) by completing
the read address tenure with no address retry.
2. Then, the G2 core initiates a write transaction by completing the write address
tenure, with no address retry.
3. At this point, if core_dbwo is asserted with a qualified data bus grant to the G2
core, the G2 core asserts core_dbb_out and drives the write data onto the data bus,
out of order with respect to the address pipeline. The write transaction concludes
with the core negating core_dbb_out.
4. The next qualified data bus grant signals the G2 core to complete the outstanding
read transaction by latching the data on the bus. This assertion of core_dbg should
not be accompanied by an asserted core_dbwo.
Any number of bus transactions by other bus masters can be attempted between any of these
steps.
Note the following regarding core_dbwo:
core_dbwo can be asserted if no data bus read is pending, but it has no effect on write
ordering.
The ordering and presence of data bus writes is determined by the writes in the write
queues at the time core_bg is asserted for the write address (not core_dbg). If a
particular write is desired (for example, a cache-line-snoop-push-out operation),
core_aack
core_dbg
ABB
core_bg
(2)
(1)
DBB
Enveloped Write
Transaction
core_dbwo
(1)
(2)
Read Address
Write Address
Write Data
Read Data
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| G2RL-1 | |
| G2RL-14 | |
| G2RL-14-CF | |
| G2RL-14-CFDC12 | |
| G2RL-14DC12 | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| G2D | 制造商:VISHAY 制造商全稱:Vishay Siliconix 功能描述:GLASS PASSIVATED JUNCTION RECTIFIER |
| G2D/4 | 功能描述:整流器 200 Volt 2.0 Amp RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel |
| G2D01D01024.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D01D01060.0 | 制造商:W L Gore & Associates 功能描述:RF STANDARD CABLE ASSEMBLY |
| G2D120-AA04-01 | 制造商:ebm-papst Inc 功能描述:G2D120-AA04-01 |
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